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非易失性存储装置及其操作方法.pdf

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非易失性 存储 装置 及其 操作方法
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摘要
申请专利号:

CN201610952159.2

申请日:

2016.11.02

公开号:

CN106683692A

公开日:

2017.05.17

当前法律状态:

实审

?#34892;?#24615;:

审中

法?#19978;?#24773;: 实质审查的生效IPC(主分类):G11C 7/04申请日:20161102|||公开
IPC分类号: G11C7/04; G11C7/12 主分类号: G11C7/04
申请人: 三星电子株式会社
发明人: 俞弼善; 李知尚; 秋教秀
地址: 韩国京畿?#28010;?#21407;市
优?#28909;ǎ?/td> 2015.11.05 KR 10-2015-0155319
专利代理机构: 北京铭硕知识产权代理有限公司 11286 代理人: 刘灿强;韩明花
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法律状态
申请(专利)号:

CN201610952159.2

授权公告号:

|||

法律状态公告日:

2018.05.22|||2017.05.17

法律状态类型:

实质审查的生效|||公开

摘要

提供了一种非易失性存储装置。所述非易失性存储装置包括存储单元、位线、页缓冲器和控制逻辑器。页缓冲器通过位线连接到存储单元,页缓冲器被构造为对位线预充电以执?#24615;?#26399;的操作。预期的操作是读操作和验证操作中的一种操作。控制逻辑器被构造为在预期的操作期间在对位线进?#24615;?#20805;电之后根据温度来不同地控制位线调试时间。控制逻辑器被构造为根据依赖于温度而包括不同频率的参考时钟信号的周期和/或包括基于温度改变的脉冲宽度的温度补偿脉冲信号来确定位线调试时间。

权利要求书

1.一种非易失性存储装置,所述非易失性存储装置包括:
存储单元;
位线;
页缓冲器,通过位线连接到存储单元,页缓冲器被构造为对位线预充电以执?#24615;?#26399;的
操作,其中,预期的操作是读操作和验证操作中的一种操作;以及
控制逻辑器,被构造为在预期的操作期间根据温度来不同地控制位线调试时间,其中,
位线调试时间在预期的操作期间位于对位线进?#24615;?#20805;电之后,
控制逻辑器被构造为根据依赖于温度而包括不同频率的参考时钟信号的周期来确定
位线调试时间。
2.根据权利要求1所述的非易失性存储装置,其中,
控制逻辑器被构造为在预期的操作期间切断预充电电压的供应,
控制逻辑器被构造为在切断预充电电压的供应之后将位线的电压电?#25509;?#21442;考?#21040;?#34892;
比较,
位线调试时间对应于在控制逻辑器切断预充电电压的供应之后直到控制逻辑器对位
线的电压电?#25509;?#21442;考?#21040;?#34892;比较所经历的时间。
3.根据权利要求1所述的非易失性存储装置,其中,
控制逻辑器被构造为如果第二温度高于第一温度,则控制第二温度下的位线调试时间
变得比第一温度下的位线调试时间短。
4.根据权利要求1所述的非易失性存储装置,其中,
控制逻辑器被构造为如果第二温度高于第一温度,则产生在第二温度下具有比第一温
度下的频率高的频率的参考时钟信号。
5.根据权利要求1所述的非易失性存储装置,其中,
控制逻辑器包括温度电压产生器和参考时钟产生器,
温度电压产生器被构造为基于温度信息产生根据温度改变的温度电压,
参考时钟产生器被构造为基于温度电压产生根据温度具有不同频率的参考时钟信号。
6.根据权利要求5所述的非易失性存储装置,其中,
第二温度高于第一温度,
温度电压产生器被构造为产生具?#24615;?#31532;二温度下比在第一温度下低的电平的温度电
压,
参考时钟产生器被构造为产生具?#24615;?#31532;二温度下比在第一温度下高的频率的参考时
钟信号。
7.一种非易失性存储装置,所述非易失性存储装置包括:
存储单元;
位线;
页缓冲器,通过位线连接到存储单元,页缓冲器被构造为对位线预充电以执?#24615;?#26399;的
操作,其中,预期的操作是读操作和验证操作中的一种操作;以及
控制逻辑器,被构造为产生具有基于温度改变的脉冲宽度的温度补偿脉冲信号,
控制逻辑器被构造为基于温度补偿脉冲信号的脉冲宽度而不同地控制位线调试时间,
其中,位线调试时间在预期的操作期间位于对位线进?#24615;?#20805;电之后。
8.根据权利要求7所述的非易失性存储装置,其中,
控制逻辑器包括温度电压产生器、参考电流产生器和温度补偿脉冲产生器,
温度电压产生器被构造为基于温度信息产生根据温度改变的温度电压,
参考电流产生器被构造为基于参考电压将参考电流提供到温度补偿脉冲产生器,而与
温度无关,
温度补偿脉冲产生器被构造为根据参考电流和参考电压基于以特定速率从温度电压
减小的电压来确定温度补偿脉冲信号的脉冲宽度。
9.根据权利要求8所述的非易失性存储装置,其中,温度补偿脉冲产生器被构造为根据
与温度无关的参考电流确定所述特定速率。
10.根据权利要求8所述的非易失性存储装置,其中,
第一温度低于第二温度,
温度电压产生器被构造为产生具?#24615;?#31532;二温度下比在第一温度下低的电平的温度电
压,
温度补偿脉冲产生器被构造为产生具?#24615;?#31532;二温度下比在第一温度下小的脉冲宽度
的温度补偿脉冲信号。
11.根据权利要求8所述的非易失性存储装置,其中,参考电流产生器包括:
第一电阻器,包括连接到地端子的一端和连接到第一节点的另一端;
第二电阻器,包括连接到第一节点的一端;
第一比较器,被构造为基于参考电压和第一节点的电压输出补偿结果值;
第一晶体管,包括连接到第二电阻器的另一端的一端,第一晶体管的另一端连接到电
源端子,第一晶体管被构造为根据第一比较器的输出而导通;
第二晶体管,包括连接到电源端子的一端以及连接到第二节点的另一端,第二晶体管
被构造为根据第一比较器的输出而导通;
第三晶体管,包括连接到第二节点的一端以及连接到地端子的另一端,第三晶体管被
构造为根据第二节点的电压电平而导通。
12.根据权利要求11所述的非易失性存储装置,其中,温度补偿脉冲产生器包括:
第四晶体管,包括连接到地端子的一端以及连接到第三节点的另一端,第四晶体管被
构造为根据第二节点的电压电平而导通;
第五晶体管,包括连接到第三节点的一端以及连接到第四节点的另一端;
第六晶体管,包括连接到第四节点的一端以及连接到温度电压端子的另一端;
第一电容器,连接在第四节点和地端子之间;
第二比较器,被构造成基于参考电压和第四节点的电压产生温度补偿脉冲信号,
其中,第五晶体管和第六晶体管被构造为根据开始信号互补地导通或截止。
13.根据权利要求12所述的非易失性存储装置,其中,
第一电容器被构造为基于温度电压充电并?#19968;?#20110;参考电流放电,
根据第一电容器的充电和放电确定第四节点的电压。
14.根据权利要求12所述的非易失性存储装置,其中,第四节点的电压根据第一电容器
的时间常量从温度电压减小。
15.根据权利要求11所述的非易失性存储装置,其中,根据第一节点的电压电平来确定
参考电流。
16.一种非易失性存储装置,所述非易失性存储装置包括:
存储单元阵列;
位线,连接到存储单元阵列;
页缓冲器,通过位线连接到存储单元阵列,页缓冲器被构造为在操作期间对位线进行
预充电;以及
控制逻辑器,被构造为根据温度在操作期间来不同地控制位线调试时间,其中,位线调
试时间在操作期间位于对位线进?#24615;?#20805;电之后,
控制逻辑器被构造为基于参考时钟信号的周期和温度补偿脉冲信号中的至少一种来
确定位线调试时间,
参考时钟信号根据温度具有不同的频率,
温度补偿脉冲信号由控制逻辑器产生,温度补偿脉冲信号包括基于温度改变的脉冲宽
度。
17.根据权利要求16所述的非易失性存储装置,其中,
控制逻辑器被构造为基于参考时钟信号的周期确定位线调试时间,
控制逻辑器被构造为在操作期间切断对位线预充电电压的供应,
控制逻辑器被构造为在切断预充电电压的供应之后基于对位线的电压电?#25509;?#21442;考值
的比较在操作期间检测单元阵列中存储单元的状态,
位线调试时间对应于在控制逻辑器切断预充电电压的供应之后直到控制逻辑器对位
线的电压电?#25509;?#21442;考?#21040;?#34892;比较所经历的时间,
控制逻辑器被构造为如果第二温度高于第一温度,则控制位线调试时间变得在第二温
度下比在第一温度下的位线调试时间短。
18.根据权利要求16所述的非易失性存储装置,其中,控制逻辑器被构造为基于由控制
逻辑器产生的温度补偿脉冲信号确定位线调试时间。
19.根据权利要求16所述的非易失性存储装置,其中,操作是读操作和验证操作中的一
种。
20.根据权利要求16所述的非易失性存储装置,其中,
存储单元阵列包括在基底上的多个串,
每个串包括在地选择晶体管与串选择晶体管之间堆叠在彼此的上部上的多个存储单
元。

说明书

非易失性存储装置及其操作方法

本专利申请要求于2015年11月5日提交的第10-2015-0155319号韩国专利申请的
优?#28909;ǎ?#35813;韩国专利申请的全部内容通过引用包含于此。

技术领域

本公开涉及涉及半导体存储装置,更具体地,涉及一种非易失性存储装置以及操
作该非易失性存储装置的方法。

背景技术

存储装置是用来在诸如计算机、智能电话、智能平板等的主机装置的控制下存储
数据的装置。存储装置可以包括在诸如HDD(硬盘驱动器)的磁盘中存储数据的装置和/或在
诸如非易失性存储器(诸如SSD(固态驱动器)、存储卡等)的半导体存储器中存储数据的装
置。

非易失性存储器的示例包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编
程ROM)、EEPROM(电可擦除可编程ROM)、闪存、PRAM(相变RAM)、MRAM(磁RAM)、RRAM(电阻式
RAM)、FRAM(铁电RAM)等。

非易失性存储装置将数据存储在存储单元中并且包括连接到存储单元以存储数
据的页缓冲器。

发明内容

发明构思的示例实施例涉及一种非易失性存储装置。非易失性存储装置包括存储
单元、位线、页缓冲器和控制逻辑器。页缓冲器通过位线连接到存储单元。页缓冲器被构造
为对位线预充电以执?#24615;?#26399;的操作。预期的操作可以是读操作和验证操作中的一种操作。
控制逻辑器被构造为根据温度来不同地控制位线调试时间。位线调试时间在预期的操作期
间位于对位线进?#24615;?#20805;电之后。控制逻辑器被构造为根据依赖于温度而包括不同频率的参
考时钟信号的周期来确定位线调试时间。

发明构思的示例实施例涉及一种非易失性存储装置。非易失性存储装置包括存储
单元、位线、页缓冲器和控制逻辑器。页缓冲器通过位线连接到存储单元。页缓冲器被构造
为对位线预充电以执?#24615;?#26399;的操作,预期的操作是读操作和验证操作中的一种操作。控制
逻辑器被构造为产生包括基于温度改变的脉冲宽度的温度补偿脉冲信号。控制逻辑器被构
造为基于温度补偿脉冲信号的脉冲宽度而不同地控制位线调试时间。位线调试时间在预期
的操作期间位于对位线进?#24615;?#20805;电之后。

发明构思的示例实施例涉及一种非易失性存储装置。非易失性存储装置包括:存
储单元阵列;位线,连接到存储单元阵列;页缓冲器,通过位线连接到存储单元阵列,页缓冲
器被构造为在操作期间对位线进?#24615;?#20805;电;以及控制逻辑器。控制逻辑器被构造为在操作
期间根据温度来不同地控制位线调试时间。位线调试时间在操作期间位于对位线进?#24615;?#20805;
电之后。控制逻辑器被构造为基于参考时钟信号的周期和温度补偿脉冲信号中的至少一种
来确定位线调试时间,其中,参考时钟信号根据温度具有不同的频率,通过控制逻辑器产生
温度补偿脉冲信号,温度补偿脉冲信号包括基于温度改变的脉冲宽度。

附图说明

如附图中示出的,通过发明构思的非限制性实施例的更具体的描述,发明构思的
以上和其它特征将是明显的,在附图中,贯穿不同的视图,同样的附图标记指示同样的部
分。附图不必是按比例的,而重在示出发明构思的原理。在附图中:

图1是示出根据发明构思的示例实施例的非易失性存储装置的框图;

图2是示出包括在图1的存储单元阵列中的存储块之中的一个存储块(BLKa)的图;

图3是示出与包括在图1的存储单元阵列中的存储块中的一个存储块(BLKi)对应
的结构的示例的透视图;

图4是示出图2的页缓冲器之中的一个页缓冲器(PBa)的图;

图5是示出图4中的页缓冲器(PBa)中的数据锁存器节点(SO)的操作的时序图;

图6是示出根据发明构思的示例实施例的参考时钟产生器的框图;

图7是示出由图6的参考时钟产生器根据温度而不同地产生的参考时钟信号的时
序图;

图8是示出根据发明构思的示例实施例的温度补偿脉冲产生器的框图;

图9是详细地示出图8中的温度补偿脉冲产生器的电路图;

图10是示出通过图9的温度补偿脉冲产生器根据温度不同地产生的温度补偿脉冲
的时序图;

图11是示出根据发明构思的示例实施例的SSD的框图;

图12是示出根据发明构思的示例实施例的eMMC的框图;

图13是示出根据发明构思的示例实施例的UFS?#20302;?#30340;框图;

图14是示出根据发明构思的示例实施例的移动装置的框图。

具体实施方式

在下文中,现在将更充分地描述发明构思的示例实施例使得本领域的技术人员可
以容易地领会发明构思。

在示例实施例中,非易失性存储器可以实现为包括三维(3D)存储阵列。3D存储阵
列可以单片地形成在基底(例如,诸如硅的半导体基底,或者绝缘体上半导体基底)上。3D存
储阵列可以包括具有设置在基底上面的?#24615;?#21306;的两个或更多个物理级的存储单元以及与
这些存储单元的操作相关的电路,无论这样的相关电路在这样的基底之上还是在这样的基
底内。阵列的每一级的层可以直接沉积在阵列的每个下面的级的层上。

在示例实施例中,3D存储阵列可以包括垂?#27604;?#21521;使得至少一个存储单元位于另一
个存储单元之上的垂直NAND串。所述至少一个存储单元可以包括电荷俘获层。

下面的专利文件(通过引用包含于此)描述了可适合三维存储阵列的构造,其中,
三维存储阵列被配置为多个级,并?#26131;?#32447;和/或位线在各个级之间被共享:U.S.专利号7,
679,133、8,553,466、8,654,587、8,559,235以及US专利公开号2011/0233648。

图1是示出根据发明构思的示例实施例的非易失性存储装置的框图。参照图1,非
易失性存储装置100可以包括存储单元阵列110、地?#26041;?#30721;器120、控制逻辑器&电压产生器
130、页缓冲电路140和输入/输出电路150。

存储单元阵列110可以包括多个存储块。每个存储块中的存储单元可以形成二维
结构。此外,每个存储块的存储单元可以沿垂直于基底的方向叠压以形成三维结构。每个存
储块可以包括多个单元串,每个单元串可以包括多个存储单元。多个存储单元可以连接到
多条字线WL。每个存储单元可以设置为存储1位的SLC(单层单元,“single level cell”)或
设置为存储两位的MLC(多层单元,“multi level cell”)。

地?#26041;?#30721;器120可以通过多条字线WL、一条串选择线SSL和一条地选择线GSL连接
到存储单元阵列110。在存储单元阵列110形成为具有三维结构的情况下,地?#26041;?#30721;器120可
以通过多条字线WL、多条串选择线SSL和多条地选择线GSL连接到存储单元阵列110。地?#26041;?br />码器120可以从外部装置(例如,存储控制器、主机、AP等)接收地址ADDR并且可以对接收到
的地?#26041;?#34892;解码以在多条字线WL之中选择至少一条。地?#26041;?#30721;器120可以分别控制字线WL
的电压使得相对于选择的字线执行读操作和/或写操作。例如,地?#26041;?#30721;器120可以对来自
接收到的地址的列地?#26041;?#34892;解码并且可以将解码后的列地址发送到页缓冲电路140。页缓
冲电路140可以基于接收到的列地址控制位线BL。

控制逻辑器&电压产生器130可以从外部装置接收指令CMD和控制信号CTRL并且可
以响应于接收到的信号控制地?#26041;?#30721;器120、页缓冲电路140和输入/输出电路150。例如,控
制逻辑器&电压产生器130响应于指令CMD和控制信号CTRL可以控制地?#26041;?#30721;器120、页缓冲
电路140和输入/输出电路150使得数据DATA写入存储单元阵列110中。控制逻辑器&电压产
生器130响应于指令CMD和控制信号CTRL也可以控制地?#26041;?#30721;器120、页缓冲电路140和输
入/输出电路150使得输出存储在存储单元阵列110中的数据DATA。控制逻辑器&电压产生器
130响应于指令CMD和控制信号CTRL也可以控制地?#26041;?#30721;器120、页缓冲电路140和输入/输
出电路150使得存储单元阵列110的一部分被擦除。

控制逻辑器&电压产生器130可以产生在非易失性存储装置100的操作中使用的各
种电压。例如,控制逻辑器&电压产生器130可以产生诸如多个读取电压、多个验证电压、多
个编程电压、多个通过电压、多个擦除电压等的各种电压以将这些电压提供到地?#26041;?#30721;器
120。

页缓冲电路140可以通过多条位线BL连接到存储单元阵列110。页缓冲电路140可
以临时存储从存储单元阵列110读取的数据DATA和/或可以临时存储将要写入存储单元阵
列110中的数据DATA。

输入/输出电路150可以在控制逻辑器&电压产生器130的控制下从外部装置接收
数据DATA以将接收到的数据DATA发送到页面缓冲电路140。输入/输出电路150也可以在控
制逻辑器&电压产生器130的控制下将从页缓冲电路140接收到的数据DATA发送到外部装
置。

在非易失性存储装置100的编程操作中,将要在存储单元阵列110中进行编程的数
据DATA可以临时存储在页缓冲电路140中。非易失性存储装置100可以通过执行多个编程循
环来在存储单元阵列110中对存储在页缓冲电路140中的数据DATA进行编程。每个编程循环
可以包括施加编程脉冲的编程步骤以及施加验证电压的验证步骤。

非易失性存储装置100可以基于存储在页缓冲电路140中的数据DATA确定存储单
元的编程状态(或阈值电压分布)。非易失性存储装置100可以基于期望的(和/或可选择地
预定的)位序(bit ordering)来确定存储单元的目标编程状态(或目标阈值电压分布)。非
易失性存储装置100可以执行多个编程循环使得存储单元具有目标编程状态。

图2是示出包括在图1的存储单元阵列中的存储块之中的一个存储块(BLKa)的图。
参照图1和图2,存储块BLKa可以包括多个串SR。多个串SR可以分别连接到多条位线BL1至
BLn。每个串SR可以包括地选择晶体管GST、存储单元MC和串选择晶体管SST。尽管附图中未
示出,但是在存储单元阵列110形成为具有三维结构的情况下,每条位线BL可以与连接到互
不相同的串选择线SSL的多个串SR连接。

每个串SR的地选择晶体管GST可以连接在存储单元MC与共源极线CSL之间。多个串
SR的地选择晶体管GST可以公共地连接到共源极线CSL。

每个串SR的串选择晶体管SST可以连接在存储单元MC与位线BL之间。多个串SR的
串选择晶体管SST可以分别连接到多条位线BL1至BLn。

在每个串SR中,多个存储单元MC设置在地选择晶体管GST与串选择晶体管SST之
间。在每个串SR中,多个存储单元MC可以彼此串联连接。

在多个串SR中,位于距共源极线CSL相同次序处的存储单元MC可以公共地连接到
一条字线。多个串SR的存储单元MC可以连接到多条字线WL1至WLm。

可以通过字线单元来执行存储单元MC的编程操作和读操作。连接到一条字线的存
储单元MC可以同时编程和/或同时读取。可以通过存储块单元执行存储单元MC的擦除操作。
可以同时擦除一个存储块BLKa的存储单元MC。也可以通过子块单元执行存储单元MC的擦除
操作。一个存储块BLKa可以被划分为多个子块,可以同时擦除一个子块的存储单元MC。

页缓冲电路140可以包括多个页缓冲器PB1至PBn。页缓冲器PB1至PBn中的每个可
以连接到位线BL1至BLn中的每条。页缓冲电路140可以临时存储从存储单元阵列110读取的
数据DATA或者可以临时存储将要写入存储单元阵列110中的数据DATA。例如,页缓冲器PB1
至PBn中的每个可以包括多个锁存器。锁存器可以临时存储数据DATA。

图3是示出与包括在图1的存储单元阵列中的存储块中的一个存储块(BLKi)对应
的结构的示例的透视图。参照图3,存储块BLKi可以沿垂直于基底SUB的方向形成。n+掺杂区
域可以形成在基底SUB中。

多个栅电极层和多个绝缘层可以交替地沉积在基底SUB上。信息存储层可以形成
在栅电极层与绝缘层之间。可以对栅电极层和绝缘层进行竖直地?#21450;?#21270;以形成具有V字母
形状的支柱。支柱可以穿透栅电极层和绝缘层以连接到基底SUB。支柱的内部可以包括填充
介电?#21450;?#24182;且可以包括绝缘材料(例如,氧化硅)。支柱的外部是竖直?#24615;賜及?#24182;且可以包
括通道半导体(例如,硅)。

存储块BLKi的栅电极层可以连接到地选择线GSL、多条字线WL1至WL7以及串选择
线SSL。存储块BLKi的支柱可以连接到多条位线BL1至BL3。在图3中,示出的是,一个存储块
BLKi具有?#25945;?#36873;择线GSL和SSL、七条字线WL1至WL7以及三条位线BL1至BL3。然而,发明构思
不限于此。

图4是示出图2的页缓冲器之中的一个页缓冲器(PBa)的图。参照图4,页缓冲器PBa
可以包括高速缓存锁存单元CLU和数据锁存单元DLU。

高速缓存锁存单元CLU可以包括高速缓存锁存器(CL)141。例如,高速缓存锁存器
141可以存储将要存储在存储单元中的数据DATA。高速缓存锁存器141也可以存储从数据锁
存器(DL)142发送的数据DATA。高速缓存锁存器141可以连接到高速缓存锁存器节点SOC。高
速缓存锁存器141可以通过高速缓存锁存器节点SOC发送和接收数据DATA。高速缓存锁存单
元CLU可以包括至少两个高速缓存锁存器。

高速缓存锁存器节点SOC可以通过通过晶体管NMP连接到数据锁存器节点SO。通过
晶体管NMP可以根据通过信号SO_PASS而导通或截止。在通过晶体管NMP导通的情况下,数据
DATA可以在高速缓存锁存器141与数据锁存器142之间传输。

数据锁存单元DLU可以包括数据锁存器142。例如,数据锁存器142可以存储从高速
缓存锁存器141发送的数据DATA。数据锁存器142也可以存储从存储单元读取的数据DATA。
数据锁存器142可以连接到数据锁存器节点SO。数据锁存器142可以通过数据锁存器节点SO
发送和接收数据DATA。数据锁存单元DLU可以包括至少两个数据锁存器。

数据锁存器节点SO可以在非易失性存储装置100的读操作、写操作或擦除操作期
间被预充电。例如,数据锁存器节点SO可以通过设置晶体管PM_STP根据内部电源电压IVC被
预充电。设置晶体管PM_STP可以根据位线设置信号BLSETUP而导通或截止。设置晶体管PM_
STP可以是P型晶体管。然而,设置晶体管PM_STP的类型不限于此。例如,数据锁存器节点SO
可以通过关闭晶体管NM_SHF连接到位线BL。关闭晶体管NM_SHF可以根据位线关闭信号
BLSHF而导通或截止。关闭晶体管NM_SHF可以是N型晶体管。然而,关闭晶体管NM_SHF的类型
不限于此。

图5是示出图4中的页缓冲器(PBa)中的数据锁存器节点(SO)的操作的时序图。参
照图4和图5,数据锁存器节点SO可以在第一时刻(t1)之前根据内部电源电压IVC被预充电。
例如,在第一时刻(t1)之前,位线设置信号BLSETUP具有低电平而位线关闭信号BLSHF具有
高电平。因此,设置晶体管PM_STP和关闭晶体管NM_SHF可以导通。同时,位线BL也可以与数
据锁存器节点SO一起被预充电。

在第一时刻(t1),位线设置信号BLSETUP可以改变为具有高电平。因此,设置晶体
管PM_STP可以断开。随后,数据锁存器节点SO的电压电平根据选择的存储单元的状态而降
低。在将比选择的存储单元的阈值电压低的电压施加到选择的字线的情况下(在选择的存
储单元是导通单元(on-cell)的情况下),数据锁存器节点SO可以将电压电平维持为原状或
者数据锁存器节点SO的电压可以略微减小。在将比选择的存储单元的阈值电压大的电压施
加到选择的字线的情况下(在选择的存储单元是截止单元(off-cell)的情况下),随着时间
流逝,数据锁存器节点SO的电压会逐渐减小。因此,在特定时间之后,非易失性存储装置100
可以将数据锁存器节点SO的电压电?#25509;?#21442;考值A进行比较以检测选择的存储单元的状态。

在选择的存储单元是截止单元的情况下,数据锁存器节点SO的电压下降率根据温
度而不同。数据锁存器节点SO的电压下降率在低温下逐渐减小。因此,如果不管温度而施加
相同的BL(位线)调试时间(development time),则操作误差的概?#35797;?#22823;。例如,在第一温度
Temp1的情况下,在第二时刻(t2)测量的数据锁存器节点SO的电压电平可以大于参考值A。
BL调试时间是在设置晶体管截止之后?#26500;?#38381;晶体管NM_SHF截止所用的时间。在图5中,仅示
出了选择的存储单元是截止单元(off-cell)的情况。在选择的存储单元是导通单元的情况
下,因为数据锁存器节点SO的电压电平只需大于参考值A,所以温度效应相对小。

在示例实施例中,非易失性存储装置100可以根据温度控制BL调试时间。例如,非
易失性存储装置100可以控制使第二温度Temp2下的BL调试时间比第一温度Temp1下的BL调
试时间短。第一温度Temp1低于第二温度Temp2。

在第一温度Temp1的情况下,非易失性存储装置100可以控制位线关闭信号BLSHF
在第三时刻(t3)具有低电平。?#32531;螅?#20851;闭晶体管NM_SHF在第三时刻(t3)截止,非易失性存储
装置100可以将数据锁存器节点SO在第三时刻(t3)的电压电?#25509;?#21442;考值A进行比较。

在第二温度Temp2的情况下,非易失性存储装置100可以控制位线关闭信号BLSHF
在第二时刻(t2)具有低电平。?#32531;螅?#20851;闭晶体管NM_SHF在第二时刻(t2)截止,非易失性存储
装置100可以将数据锁存器节点SO在第二时刻(t2)的电压电?#25509;?#21442;考值A进行比较。

图6是示出根据发明构思的示例实施例的参考时钟产生器的框图。参照图6,参考
时钟产生器132被构造为产生用来确定位线关闭信号BLSHF的下降时间的参考时钟信号
RCLK。

控制逻辑器&电压产生器130可以包括温度电压产生器131和参考时钟产生器132。
温度电压产生器131可以接收外部电源电压EVC和温度信息INFO_Temp。温度电压产生器131
可以基于外部电源电压EVC和温度信息INFO_Temp产生根据温度改变的温度电压Vtemp。参
考时钟产生器132可以接收内部电源电压IVC和温度电压Vtemp。参考时钟产生器132可以基
于根据温度改变的温度电压Vtemp来产生根据温度而具有不同频率的参考时钟信号RCLK。

图7是示出由图6的参考时钟产生器根据温度而不同地产生的参考时钟信号的时
序图。参照图6和图7,参考时钟产生器132可以产生根据温度Temp1和Temp2而具有不同频率
的参考时钟信号RCLK。

例如,在第一温度Temp1的情况下,参考时钟产生器132可以在第一时刻(t1)与第
三时刻(t3)之间产生具有5个周期的参考时钟信号RCLK。在第二温度Temp2的情况下,参考
时钟产生器132可以在第一时刻(t1)与第二时刻(t2)之间产生具有5个周期的参考时钟信
号RCLK。

非易失性存储装置100可以在参考时钟信号RCLK的特定周期之后将位线关闭信号
BLSHF的电平改变为低电平。例如,非易失性存储装置100可以在从第一时刻(t1)起参考时
钟信号RCLK的5个周期之后在上升沿将位线关闭信号BLSHF的电平改变为低电平。因为参考
时钟信号RCLK的频率根据第一温度Temp1和第二温度Temp2而不同,所以位线关闭信号
BLSHF的电平可以根据第一温度Temp1和第二温度Temp2在不同时刻改变为低电平。因此,可
以根据温度而不同地控制BL调试时间。

图8是示出根据发明构思的示例实施例的温度补偿脉冲产生器的框图。参照图8,
非易失性存储装置100可以使用与图6和图7中描述的方法不同的方法来根据温度不同地控
制BL调试时间。

控制逻辑器&电压产生器130可以包括温度电压产生器131、参考电流产生器133和
温度补偿脉冲产生器134。温度电压产生器131可以接收外部电源电压EVC和温度信息INFO-
Temp。温度电压产生器131可以基于外部电源电压EVC和温度信息INFO-Temp产生根据温度
改变的温度电压Vtemp。

参考电流产生器133可以基于参考电压Vref产生与温度改变无关的参考电流
Iref。

温度补偿脉冲产生器134可以接收温度电压Vtemp、参考电流Iref、参考电压Vref
和开始信号START。温度补偿脉冲产生器134可以根据开始信号START产生温度补偿脉冲信
号P_Temp。温度补偿脉冲产生器134可以基于参考电流Iref将参考电压Vref与正在从温度
电压Vtemp减小的电压进行比较以产生根据温度而具有不同脉冲宽度的温度补偿脉冲信号
P_Temp。

图9是详细地示出图8中的温度补偿脉冲产生器的电路图。参照图9,参考电流产生
器133可以将参考电压Vref与第一节点N1的电压进行比较以产生与温度改变无关的参考电
流Iref。温度补偿脉冲产生器134可以基于参考电流Iref将参考电压Vref与从温度电压
Vtemp正在以固定速率减小的电压进行比较以产生温度补偿脉冲信号P_Temp。

第一比较器COM1可以比较参考电压Vref与第一节点N1的电压。第一比较器COM1可
以比较参考电压Vref与第一节点N1的电压以控制第二节点N2的电压使得参考电流Iref流
经第一电阻器R1。控制第一PMOS晶体管MP1和第二PMOS晶体管MP2使得参考电流Iref根据第
二节点N2的电压而具有特定值。具有相同的值的参考电流Iref也流经第一NMOS晶体管MN1。

第三PMOS晶体管MP3和第三NMOS晶体管MN3可以根据开始信号START互补地操作。
例如,如果第三PMOS晶体管MP3导通,则第三NMOS晶体管MN3截止。相反,如果第三NMOS晶体
管MN3导通,则第三PMOS晶体管MP3截止。因此,第一电容器C1可以被充电或者被放电。当第
一电容器C1放电时,参考电流Iref流经第二NMOS晶体管MN2。这是因为同一电压提供到第一
NMOS晶体管MN1和第二NMOS晶体管MN2的栅极。因此,第五节点N5的电压被充电到温度电压
Vtemp,随后根据参考电流Iref以同一速率减小而与温度无关。第二比较器COM2可以产生温
度补偿脉冲信号P_Temp,其中,所述温度补偿脉冲信号P_Temp具有的脉冲宽度对应于从当
第五节点N5的电压变得与参考电压Vref相同时直到第三PMOS晶体管MP3再次导通所用的时
间。

图10是示出通过图9的温度补偿脉冲产生器根据温度不同地产生的温度补偿脉冲
的时序图。

参照图9和图10,温度电压Vtemp的电平根据第一温度Temp1和第二温度Temp2而不
同。因此,在第一时刻(t1),第五节点N5的电压可以根据第一温度Temp1和第二温度Temp2从
不同的电平开始减小。然而,第五节点N5的电压下降斜率通过参考电流Iref相同。因此,第
五节点N5在第一温度Temp1下的电压在第三时刻(t3)达到参考电压Vref。第五节点N5在第
二温度Temp2下的电压在第二时刻(t2)达到参考电压Vref。在第四时刻(t4),开始信号
START的电平变低,从而第五节点N5的电压再次被充电到温度电压Vtemp。

在第一温度Temp1下,温度补偿脉冲信号P_Temp可以具有与第三时刻(t3)与第四
时刻(t4)之间的时间间隔对应的脉冲宽度。在第二温度Temp2下,温度补偿脉冲信号P_Temp
可以具有与第二时刻(t2)与第四时刻(t4)之间的时间间隔对应的脉冲宽度。非易失性存储
装置100可以基于温度补偿脉冲信号P_Temp确定位线关闭信号BLSHF的下降时间。

图11是示出根据发明构思的示例实施例的SSD的框图。参照图11,SSD 1000可以包
括非易失性存储装置(NVM)1100和SSD控制器1200。

非易失性存储装置1100可以被构造为选择性地接收外部高电压Vppx。如图1至图
10中描述的,每个非易失性存储装置1100可以根据温度控制位线调试时间。因此,非易失性
存储装置1100可以根据温度来提高和/或优化单元的分布以减少操作误差。

SSD控制器1200通过多个通道CH1至CHi(i是2或大于2的整数)连接到非易失性存
储装置1100。SSD控制器1200可以包括至少一个处理器1210、缓冲存储器1220、?#26469;?#30005;路
(ECC)1230、主机接口1240和非易失性存储器接口1250。

缓冲存储器1220临时地存储用于驱动SSD控制器1200的数据。缓冲存储器1220可
以包括用于存储数据和/或指令的多条存储线。

?#26469;?#30005;路1230可以计算将要在写操作中被编程的数据的?#26469;?#20195;码值,可以基于纠
错代码值纠正在读操作中读取的数据的误差并且可以纠正在数据?#25351;?#25805;作中从非易失性
存储装置1100?#25351;?#30340;数据的误差。尽管未示出,但是还可以包括存储驱动SSD控制器1200所
需要的代码数据的代码存储器。代码存储器可以通过非易失性存储装置来实现。

主机接口1240可以向外部装置提供接口功能。主机接口1240可以是NAND接口。非
易失性存储器接口1250可以向非易失性存储装置1100提供接口功能。

发明构思的示例实施例可以应用于eMMC(?#24230;?#30340;多媒体卡)、moviNAND、iNAND等。

图12是示出根据发明构思的示例实施例的eMMC的框图。参照图12,eMMC 2000可以
包括至少一个NAND闪存装置2100和控制器2200。

NAND闪存装置2100可以是SDR(单数据速率)NAND或DDR(双数据速率)NAND。NAND闪
存装置2100可以是VNAND(竖直NAND)。如图1至图10中描述的,NAND闪存装置2100可以根据
温度控制位线调试时间。因此,NAND闪存装置2100可以根据温度优化单元的分布以减少操
作误差。

控制器2200可以通过多个通道连接到NAND闪存装置2100。控制器2200可以包括至
少一个控制核2210、主机接口2240和NAND接口2250。控制核2210可以控制eMMC 2000的整体
操作。主机接口2240可以执行主机与控制器2200之间的接口。NAND接口2250执行NAND闪存
装置2100与控制器2200之间的接口。在一些实施例中,主机接口2240可以是并行接口(例
如,eMMC接口)。在示例实施例中,主机接口2240可以是串行接口(例如,UHS-II、UFS接口)。

eMMC 2000可以提供有来自主机的电源电压Vcc和Vccq。第一电源电压Vcc(例如,
3.3V)可以提供到NAND闪存装置2100和NAND接口2250。第二电源电压Vccq(例如,1.8V/
3.3V)可以提供到控制器2200。eMMC 2000可以选择性地提供有外部高电压Vpp。

发明构思的示例实施例可以应用于UFS(通用闪存)?#20302;場?br />

图13是示出根据发明构思的示例实施例的UFS?#20302;?#30340;框图。参照图13,UFS?#20302;?br />3000可以包括UFS主机3100和UFS装置3200。

UFS主机3100可以包括应用器3110、装置驱动器3120、主机控制器3130和缓冲RAM
3140。主机控制器3130可以包括指令序列(command queue)3131、主机DMA 3132和电力管理
器3133。指令序列3131、主机DMA 3132和电力管理器3133可以在主机控制器3130中以算法、
软件或固件操作。

在UFS主机3100的应用器3110与装置驱动器3120中产生的指令(例如,写指令)可
以输入到主机控制器3130的指令序列3131。指令序列3131可以顺序地存储将要提供到UFS
装置3200的指令。存储在指令序列3131中的指令可以提供到主机DMA 3132。主机DMA 3132
通过主机接口3101将指令发送到UFS装置3200。

UFS装置3200可以包括闪存3210、装置控制器3230、装置接口3201和缓冲RAM
3240。装置控制器3230可以包括CPU(中央处理单元)3231、指令管理器3232、闪存DMA 3233、
安全管理器3234、缓冲管理器3235、FTL(闪存转换层)3236和闪存管理器3237。指令管理器
3232、安全管理器3234、缓冲管理器3235、FTL(闪存转换层)3236和闪存管理器3237可以在
装置控制器3230中以算法、软件或固件操作。

如图1至图10中描述的,闪存3210可以根据温度控制位线调试时间。因此,闪存
3210可以根据温度提高和/或优化单元的分布以减少操作误差。

从UFS主机3100输入到UFS装置3200的指令可以通过装置接口3201提供到指令管
理器3232。指令管理器3232解释从UFS主机3100提供的指令并且可以使用安全管理器3234
验证提供的指令。指令管理器3232可以指配缓冲RAM 3240来通过缓冲管理器3235接收数
据。当完成数据发送准备时,指令管理器3232将RTT(READY_TO_TRANSFER)UPIU发送到UFS主
机3100。

UFS主机3100可以响应于RTT UPIU将数据发送到UFS装置3200。数据可以通过主机
DMA 3132和主机接口3101发送到UFS装置3200。UFS装置3200可以通过缓冲管理器3235将提
供的数据存储在缓冲RAM 3240中。存储在缓冲RAM 3240中的数据可以通过闪存DMA 3233提
供到闪存管理器3237。闪存管理器3237可以参考闪存?#25104;?#20449;息的地址?#25104;?#20449;息将数据存储
在闪存3210的选择的地址中。

如果完成指令?#34892;?#35201;的数据发送和数据编程,则UFS装置3200将通知关于指令的
完成的响应信号发送到UFS主机3100。UFS主机3100通知装置驱动器3120和应用器3110关于
指令的完成并且完成关于对应的指令的操作。

发明构思的示例实施例可应用于移动装置。

图14是示出根据发明构思的示例实施例的移动装置的框图。参照图14,移动装置
4000可以包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储装置4400和移动
RAM 4500。

应用处理器4100可以控制移动装置4000的整体操作。通信模块4200可以实现为控
制与外部的无线/有线通信。显示/触摸模块4300可以实现为显示在应用处理器4100中处理
的数据或实现为从触摸面板接收数据。存储装置4400可以实现为存储用户的数据。存储装
置4400可以是eMMC、SSD、UFS等。移动RAM 4500可以实现为暂时存储在操作移动装置4000的
操作?#34892;?#35201;的数据。

如图1至图10中描述的,存储装置4400可以根据温度控制位线调试时间。存储装置
4400可以根据温度优化单元的分布以减少操作误差。

存储?#20302;?#25110;存储装置可以使用各种类型的封装件来安装,例如层叠封装(PoP)、球
栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、
窝伏尔裸片封装、晶圆形式的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公
制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、紧缩型小外形
封装(SSOP)、薄型小外形(TSOP)、?#20302;?#32423;封装(SIP)、多芯片封装(MCP)、晶圆级制造的封装
(WFP)以及晶圆级处理的堆叠封装(WSP)。

发明构思的示例实施例可以提供一种非易失性存储装置及其操作方法,所述非易
失性存储装置根据温度控制位线调试时间以减少操作误差。

应该理解的是,这里描述的示例实施例应该仅以描述性含义来考虑而不是出于限
制的目的。对根据示例实施例的每个装置或方法内的特征或方面的描述通常应该被认为可
用于根据示例实施例的其它装置或方法中的其它类似特征或方面。虽然已经具体示出和描
述了一些示例实施例,但本领域的普通技术人员将理解的是,在不脱离权利要求的精神和
范围的情况下,在此可以做出形式和?#38468;?#19978;的改变。

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