平码五不中公式规律
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存储 装置
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摘要
申请专利号:

CN201510750357.6

申请日:

2015.11.06

公开号:

CN106683693A

公开日:

2017.05.17

当前法律状态:

实审

有效性:

审中

法?#19978;?#24773;: 实质审查的生效IPC(主分类):G11C 7/10申请日:20151106|||公开
IPC分类号: G11C7/10 主分类号: G11C7/10
申请人: 中芯国际集成电路制造(上海)有限公司
发明人: 李智
地址: 201203 上海市浦东新区张江路18号
优?#28909;ǎ?/td>
专利代理机构: ?#26412;?#38598;佳知识产权代理有限公司 11227 代理人: 高静;吴敏
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法律状态
申请(专利)号:

CN201510750357.6

授权公告号:

|||

法律状态公告日:

2017.06.09|||2017.05.17

法律状态类型:

实质审查的生效|||公开

摘要

一种存储装置,包括:位线、参考电路、参考位线、充电单元、双端灵敏放大器和呈阵列排布的存储单元。本发明在存储装置中设置负载电容大于任一存储单元电容负载的参考电路。在读取操作时,与待读取的存储单元连接的位线以及参考位线均被充电单元充电至第一预设电压。待读取的存储单元在位线充电至第一预设电压后,根据其存储的数据下拉位线的电压;参考电路在满足下拉条件时下拉参考位线上的电压。双端灵敏放大器根据与待读取的存储单元连接的位线上电压和参考位线上电压的相对大小输出数据信号。本发明中的双端灵敏放大器直接比较电压变化的大小实现数据的读取,无需在布?#31181;?#35774;置电流源以提供参考电流,得以简化布局设计。

权利要求书

1.一种存储装置,其特征在于,包括:
位线、参考电路、参考位线、充电单元、双端灵敏放大器和呈阵列排布
的存储单元;
所述位线的数量与所述存储单元的列数相同,每条位线连接一列存储单
元;
所述参考位线连接所述参考电路,所述参考电路的电容负载大于任一存
储单元的电容负载;
所述充电单元适于在读操作时,将与待读取的存储单元连接的位线以及
参考位线均充电至第一预设电压;
所述待读取的存储单元适于在所述位线充电至所述第一预设电压后,根
据其存储的数据下拉所述位线的电压;
所述参考电路适于在满足下拉条件时下拉所述参考位线上的电压,所述
下拉条件包括所述参考位线充电至所述第一预设电压;
双端灵敏放大器,适于根据与所述待读取的存储单元连接的位线上电压
和所述参考位线上电压的相对大小输出数据信号。
2.如权利要求1所述的存储装置,其特征在于,所述存储装置还包括字线,
所述字线的数量与所述存储单元的行数相同,每条字线连接一行存储单元;
所述参考电路与所述字线连接,所述下拉条件还包括所述字线充电至第
二预设电压。
3.如权利要求2所述的存储装置,其特征在于,所述参考电路包括:下拉单
元,所述下拉单元的数量与所述字线的数量相同,每条字线连接一个下拉
单元,所述下拉单元适于在满足所述下拉条件时下拉所述参考位线上的电
压。
4.如权利要求3所述的存储装置,其特征在于,所述下拉单元的结构与所述
存储单元的结构相同。
5.如权利要求3所述的存储装置,其特征在于,所述下拉单元包括第一端、
第二端以及控制端;
所述下拉单元的控制端与所述字线相连,所述下拉单元的第一端连接地
端,所述下拉单元的第二端与所述参考位线相连;
所述下拉单元适于在所述字线充电时将所述第一端和第二端导通。
6.如权利要求1所述的存储装置,其特征在于,所述参考电路还包括:与所
述参考位线相连的负载单元。
7.如权利要求6所述的存储装置,其特征在于,所述负载单元的数量是所述
存储单元的行数的整数倍。
8.如权利要求7所述的存储装置,其特征在于,所述负载单元呈阵列排布,
所述负载单元的行数与所述存储单元的行数相?#21462;?br />
9.如权利要求6所述的存储装置,其特征在于,所述负载单元的结构与所述
存储单元的结构相同的。
10.如权利要求6所述的存储装置,其特征在于,所述负载单元包括第一端、
第二端以及控制端;
所述负载单元的控制端与所述第一端相连并与地端相连,所述负载单元
的第二端与参考位线相连。
11.如权利要求1所述的存储装置,其特征在于,所述存储装置还包括选择器,
所述双端灵敏放大器通过所述选择器与所述位线相连。
12.如权利要求11所述的存储装置,其特征在于,所述选择器的数量为多个,
所述选择器的输入端与所述位线相连,所述选择器的输出端均连接至所述
双端灵敏放大器。
13.如权利要求1所述的存储装置,其特征在于,所述存储单元为只读存储单
元。

说明书

存储装置

?#38469;?#39046;域

本发明涉及半导体领域,特别涉及一种存储装置。

背景?#38469;?br />

存储装置(Memory)是现代信息?#38469;?#20013;用于保存信息的记忆设备,主要
用于存储程序和各种数据,并在电子设备运行过程中高速、自动地完成程序
或数据的读取和储存。其中只读存储器(Read Only Memory,ROM)是一种半
导体集成电路单元。在正常工作过程中,只读存储器只能对事先存入的数据
进行读取,而不能再次写入或对原先保持的数据进行修改。由于只读存储器
存储数据稳定,即使在电源切断后,所存储的数据也不会丢失,因此常用于
存储各种固定或者需要重复使用的数据。

由于线路电容和器件电阻的影响,存储装置在读操作时所输出的能量很
小,存储单元只能产生微弱的电流信号和电压信号。现有?#38469;?#20013;常采用灵敏
放大器以提高存储装置数据读取的速度,通过放大存储单元产生的数据信号
来进行存储数据的读取。常用的灵敏放大器有单端灵敏放大器和双端灵敏放
大器两种,通过放大存储单元产生的信号,实现对存储数据的读取。

现有?#38469;?#20013;的存储装置常采用双端灵敏放大器以获得较快的读取速度,
但是采用双端灵敏放大器的存储装置往往需要设置电流源而存在布局设计复
杂的问题。

发明内容

本发明解决的问题是现有?#38469;?#20013;采用双端灵敏放大器的存储装置需要设
置电流源而布局设计复杂的问题。

为解决上述问题,本发明提供一种存储装置,包括:

位线、参考电路、参考位线、充电单元、双端灵敏放大器和呈阵列排布
的存储单元;

所述位线的数量与所述存储单元的列数相同,每条位线连接一列存储单
元;

所述参考位线连接所述参考电路,所述参考电路的电容负载大于任一存
储单元的电容负载;

所述充电单元适于在读操作时,将与待读取的存储单元连接的位线以及
参考位线均充电至第一预设电压;

所述待读取的存储单元适于在所述位线充电至所述第一预设电压后,根
据其存储的数据下拉所述位线的电压;

所述参考电路适于在满足下拉条件时下拉所述参考位线上的电压,所述
下拉条件包括所述参考位线充电至所述第一预设电压;

双端灵敏放大器,适于根据与所述待读取的存储单元连接的位线上电压
和所述参考位线上电压的相对大小输出数据信号。

可选的,所述存储装置还包括字线,所述字线的数量与所述存储单元的
行数相同,每条字线连接一行存储单元;所述参考电路与所述字线连接,所
述下拉条件还包括所述字线充电至第二预设电压。

可选的,所述参考电路包括:下拉单元,所述下拉单元的数量与所述字
线的数量相同,每条字线连接一个下拉单元,所述下拉单元适于在满足所述
下拉条件时下拉所述参考位线上的电压。

可选的,所述下拉单元的结构与所述存储单元的结构相同。

可选的,所述下拉单元包括第一端、第二端以及控制端;所述下拉单元
的控制端与所述字线相连,所述下拉单元的第一端连接地端,所述下拉单元
的第二端与所述参考位线相连;所述下拉单元适于在所述字线充电时将所述
第一端和第二端导通。

可选的,所述参考电路还包括:与所述参考位线相连的负载单元。

可选的,所述负载单元的数量是所述存储单元的行数的整数倍。

可选的,所述负载单元呈阵列排布,所述负载单元的行数与所述存储单
元的行数相?#21462;?br />

可选的,所述负载单元的结构与所述存储单元的结构相同的。

可选的,所述负载单元包括第一端、第二端以及控制端;所述负载单元
的控制端与所述第一端相连并与地端相连,所述负载单元的第二端与参考位
线相连。

可选的,所述存储装置还包括选择器,所述双端灵敏放大器通过所述选
择器与所述位线相连。

可选的,所述选择器的数量为多个,所述选择器的输入端与所述位线相
连,所述选择器的输出端均连接至所述双端灵敏放大器。

可选的,所述存储单元为只读存储单元。

与现有?#38469;?#30456;比,本发明的?#38469;?#26041;案具有以下优点:

本发明在存储装置中设置负载电容大于任一存储单元电容负载的参考电
路。在读取操作时,与待读取的存储单元连接的位线以及参考位线均被充电
单元充电至第一预设电压。待读取的存储单元在所述位线充电至所述第一预
设电压后,根据其存储的数据下拉所述位线的电压;所述参考电路在满足下
拉条件时下拉所述参考位线上的电压。双端灵敏放大器根据与所述待读取的
存储单元连接的位线上电压和所述参考位线上电压的相对大小输出数据信号。
本发明中的双端灵敏放大器直接比较电压变化的大小实现数据的读取,无需
在布?#31181;?#35774;置电流源以提供参考电流,得以简化布局设计。

本发明的可选方案中,采用与所述存储单元相同结构的下拉单元和负载
单元构成参考电路,能够使下拉单元和负载单元与所述存储单元在同一工艺
中形成,能够简化所述存储装置的布局设计,?#26723;?#24418;成所述参考电路的工艺
难度,?#26723;?#21046;造成本。

本发明的可选方案中,通过多个选择器实现多个存储阵列与一个参考电
路相连,共用一个参考电压,能够进一步简化所述存储装置的结构设计,节
省所述存储装置的面积,提高所述存储装置的集成度,?#26723;?#21046;造成本。

附图说明

图1是现有?#38469;?#20013;一种存储装置的结构示意图;

图2至图4是本发明所提供存储装置第一实施例的示意图;

图5是本发明所提供存储装置第二实施例的结构示意图。

具体实施方式

由背景?#38469;?#21487;知,现有?#38469;?#20013;的存储装置存在布局设计复杂的问题。现
结合现有?#38469;?#20013;存储装置的结构分析布局复杂问题的原因:

参考图1,示出了现有?#38469;?#20013;一种存储装置的结构示意图。

所述存储装置包括用于存储数据的存储单元10、提供参考电流Iref的参考
电路20以及用于读取存储单元10储存的数据的双端灵敏放大器30。

为获得较快的读取速度,所述双端灵敏放大器30包括数据输入端31以及
参考输入端32。所述数据输入端31通过位线bl与所述存储单元10相连,以接收
存储单元10产生的数据电流Idat;所述参考输入端32接收所述参考电路20产生
的参考电流Iref,通过比较所述参考电流Iref与所述数据电流Idat的相对大小,输
出与所述存储单元内存储的数据相关的数据信号Dout。

由于所述双端灵敏放大器30比较的是数据电流Idat和参考电流Iref的相对大
小,因此,所述参考电路20为电流源结构,用以提供参考电流Iref。但是由于
电流源结构往往比较复杂,因此在布局设计中,在存储装置中设置电流源结
构后,使所述存储装置的布局设计复杂化。

为解决所述?#38469;?#38382;题,本发明提供一种存储装置,包括:

位线、参考电路、参考位线、充电单元、双端灵敏放大器和呈阵列排布
的存储单元;所述位线的数量与所述存储单元的列数相同,每条位线连接一
列存储单元;所述参考位线连接所述参考电路,所述参考电路的电容负载大
于任一存储单元的电容负载;所述充电单元适于在读操作时,将与待读取的
存储单元连接的位线以及参考位线均充电至第一预设电压;所述待读取的存
储单元适于在所述位线充电至所述第一预设电压后,根据其存储的数据下拉
所述位线的电压;所述参考电路适于在满足下拉条件时下拉所述参考位线上
的电压,所述下拉条件包括所述参考位线充电至所述第一预设电压;双端灵
敏放大器,适于根据与所述待读取的存储单元连接的位线上电压和所述参考
位线上电压的相对大小输出数据信号。

本发明在存储装置中设置负载电容大于任一存储单元电容负载的参考电
路。在读取操作时,与待读取的存储单元连接的位线以及参考位线均被充电
单元充电至第一预设电压。待读取的存储单元在所述位线充电至所述第一预
设电压后,根据其存储的数据下拉所述位线的电压;所述参考电路在满足下
拉条件时下拉所述参考位线上的电压。双端灵敏放大器根据与所述待读取的
存储单元连接的位线上电压和所述参考位线上电压的相对大小输出数据信号。
本发明中的双端灵敏放大器直接比较电压变化的大小实现数据的读取,无需
在布?#31181;?#35774;置电流源以提供参考电流,得以简化布局设计。

为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图
对本发明的具体实施例做详细的说明。

参考图2至图3,示出了本发明所提供存储装置第一实施例的结构示意图。

参考图2,示出了本发明所提供存储装置一实施例的功能框图。

所述存储装置包括:位线、参考电路120、参考位线BLref、充电单元(图
中未示出)、双端灵敏放大器130和呈阵列排布的存储单元111。

本实施例中,所述存储装置包括(m+1)×(n+1)个存储单元111,以构
成(m+1)行、(n+1)列的存储阵列。每个所述存储单元111中存储一位二进
制代码,若干个存储单元111组成一个“?#32440;凇薄?br />

所述存储装置包括与所述存储单元111列数相同的(m+1)条位线,分别
为BL0、BL1……BLm,每条位线连接一列存储单元111。所述位线沿列方向
?#30001;臁?br />

所述存储装置还包括与所述存储单元111行数相同的(n+1)条字线,分
别为WL0、WL1……WLn,每条字线连接一行存储单元111。所述字线沿行
方向?#30001;臁?br />

所述存储单元111可以为只读存储单元,例如包括一个存储MOS管。所
述存储MOS管包括第一端、第二端和控制端,所述第一端为所述存储MOS
管的源端和漏端中的一个,所述第二端为另一个,所述控制端为所述存储MOS
管的栅端。所述存储MOS管根据控制端的电压控制所述存储MOS管的第一
端和所述存储MOS管的第二端之间的导通和截断。

所述存储单元111存储的数据可以由存储单元111是否与位线相连来确定。
具体的,所述存储MOS管的控制端与所述字线相连,所述存储MOS管的第
一端与所述地端相连。当存储MOS管的第二端与所述位线相连时,表示所述
存储单元111存储数据为“0?#20445;?#24403;存储MOS管的第二端与所述位线未相连时,
表示所述存储单元111存储数据为“1”。

所述存储装置还包括:参考电路120以及与所述参考电路120相连的参
考位线BLref。

所述参考电路120与所述存储单元111通过字线相连,所述参考电路120
的电容负载大于任一存储单元111的电容负载。

具体的,如图2所示,所述参考电路120可以包括:下拉模块121,所述
下拉模块121与所述存储单元111通过字线相连。

参考图3,参考电路120中的下拉模块121包括多个下拉单元1210,所
述下拉单元1210的数量与所述字线数量相同,每条字线连接一个下拉单元
1210。

具体的,所述下拉单元1210的数量可以与所述字线数量相等,每条字线
连接一个下拉单元1210,也就是说,下拉模块121包括有(n+1)个下拉单元
1210,且(n+1)个下拉单元1210与沿行方向?#30001;?#30340;(n+1)条字线一一对应
相连。这样做的好处在于,能够?#26723;?#24418;成所述下拉模块121的工艺难度,降
低制造成本。

此外,所述下拉单元1210的结构与所述存储单元111的结构相同。采用
与所述存储单元111相同结构的半导体器件作为下拉单元1210,可以使所述
下拉单元1210和所述存储单元111在同一工艺中形成,以简化所述存储装置
的布局设计,?#26723;?#25152;述存储装置制作的工艺难度,?#26723;?#21046;造成本。

参考图3,所述下拉单元1210包括第一端1211、第二端1212以及控制
端1213,其中下拉单元1210的第一端1211与地端连接,下拉单元1210的第
二端1212与参考位线BLref相连,下拉单元1210的控制端1213与字线相连。
所述下拉单元1210适于在所述字线充电时将所述下拉单元1210的第一端
1211和下拉单元1210的第二端1212导通。

具体的,所述存储单元111可以为只读存储单元,包括1个存储MOS管。
因?#31169;?#26500;相同的下拉单元1210也可以包括1个下拉MOS管。所述下拉MOS
管包括第一端1210s、第二端1210d以及控制端1210g,所述第一端1210s为
所述下拉MOS管的源端和漏端中的一个,所述第二端1210d为另一个,所述
控制端1210g为所述下拉MOS管的栅端。所述下拉MOS管根据控制端1210g
的电压控制所述下拉MOS管的第一端1210s和所述下拉MOS管的第二端
1210d之间的导通和截断。

所以与地端相连的所述下拉单元1210的第一端1211即为所述下拉MOS
管的第一端1210s;与参考位线BLref相连的所述下拉单元1210的第二端1212
即为所述下拉MOS管的第二端1210d;与字线相连的所述下拉单元1210的
控制端1213即为所述下拉MOS管的控制端1210g。所述下拉MOS管根据所
述字线电压控制所述下拉MOS管第一端1210s和所述下拉MOS管的第二端
1210d之间的导通和截断。

继续参考图2,所述参考电路120还可以包括负载模块122,所述负载模块
122与所述下拉模块121通过参考位线BLref相连。

结合参考图3,所述参考电路120中的负载模块122可以包括负载单元
1220,所述负载单元1220通过参考位线BLref与所述下拉单元1210相连。

所述负载单元1220的数量可以是所述存储单元111行数的整数倍,即所
述负载单元1220的数量是所述字线数量的整数倍,且所述负载单元1220可
以呈阵列排布,所述负载单元1220的行数与所述存储单元111的行数相?#21462;?br />

负载单元1220的数量是(n+1)的整数倍,且负载单元1220构成(n+1)
行的阵列。这样做的好处在于,能够简化所述负载单元1220的布图结构,降
低形成所述参考电路120的工艺难度,?#26723;?#21046;造成本。具体的,本实施例中,
所述负载模块122中包含有2(n+1)个负载单元1220,构成2列,(n+1)行
的阵列。

此外,所述负载单元1220的结构与所述存储单元111的结构相同。采用
与存储单元111结构相同的半导体器件作为负载单元1220,可以使负载单元
1220和所述存储单元111在同一工艺中形成,以简化所述存储装置的布局设
计,?#26723;?#25152;述存储装置制作的工艺难度,?#26723;?#21046;造成本。

参考图3,所述负载单元1220包括第一端1221、第二端1222以及控制
端1223,其中负载单元1220的第一端1221与控制端1223相连并与地端连接,
负载单元1220的第二端1222与参考位线BLref相连。

具体的,所述存储单元111可以为只读存储单元,包括1个存储MOS管。
因?#31169;?#26500;相同的负载单元1220也可以包括1个负载MOS管。所述负载MOS
管包括第一端1220s、第二端1220d以及控制端1220g,所述第一端1220s为
所述负载MOS管的源端和漏端中的一个,所述第二端1220d为另一个,所述
控制端1220g为所述负载MOS管的栅端。所述负载MOS管根据控制端1220g
的电压控制所述负载MOS管的第一端1220s和所述负载MOS管的第二端
1220d之间的导通和截断。

所以均与地端相连的所述负载单元1220的第一端1221和所述负载单元
1220的控制端1223即为所述负载MOS管的第一端1220s和所述负载MOS
管的控制端1220g;与所述参考位线BLref相连的负载单元1220的第二端1222
即为所述负载MOS管的第二端1220d。

继续参考图2,所述存储装置还包括充电单元(图中未示出),所述充电
单元适于在读操作时,将与待读取的存储单元连接的位线以及参考位线BLref
均充电至第一预设电压。

在所述位线充电至所述第一预设电压后,所述待读取的存储单元适于根
据其存储的数据下拉所述位线的电压。

此外,所述参考电路120适于在满足下拉条件时下拉所述参考位线BLref
上的电压,其中所述下拉条件包括参考位线BLref充电至所述第一预设电压。

参考电路120下拉所述参考位线BLref上电压的能力与所述参考电路120
的电容负载大小相关。由于所述参考电路120的电容负载大于任一存储单元
111的电容负载。根据电容与电压、电流的关系,参考电路120下拉参考位线
BLref上电压的能力强于所述存储单元111下拉位线上电压的能力。

所述存储装置还包括双端灵敏放大器130,适于根据与所述待读取的存储
单元连接的位线和所述参考位线BLref上电压的相对大小输出数据信号。

需要说明的是,所述存储装置还可以包括选择器140,所述双端灵敏放大
器130通过所述选择器140与所述位线相连。

具体的,所述选择器140与(m+1)列存储单元111通过(m+1)条位线
相连,用于从(m+1)条位线中选择一条位线,输出所选中位线上的电压,以
实现(m+1)条位线上电压的逐个输出。

所述双端灵敏放大器130包括第一输入端131、第二输入的132以及输出
端,所述双端灵敏放大器130的第一输入端131与所述选择器140相连,通
过所述选择器140与所述位线相连,接收与待读取的存储单元相连的位线上
的电压作为数据电压Vdat;所述双端灵敏放大器130的第二输入端132连接参
考位线BLref,并通过所述参考位线BLref与所述参考电路120相连,接收参
考位线BLref上的电压作为参考电压Vref。所述双端灵敏放大器130比较所述
数据电压Vdat和所述参考电压Vref的相对大小,并根据所述数据电压Vdat和所
述参考电压Vref的相对大小输出数据信号Dout。

结合参考图4,示出了图2所示存储装置读操作时双端灵敏放大器的信号
图。

需要说明的是,当待读取的存储单元111内数据为“0”时,所述存储
MOS管的第二端与所述位线相连,即所述位线通过所述存储MOS管与地端
直接相连;当读待读取的存储单元111内数据为“1”时,所述存储MOS管
的第二端与所述位线未相连,即所述位线未与地端相连。

在读操作时,选中的字线被充电至第二预设电压,以输入地址信号。所
述待读取的存储单元111在所述位线充电至所述第一预设电压后,根据其存
储的数据下拉所述位线的电压,即与所述字线相连的存储MOS管的控制端使
所述存储MOS管的第一端和所述存储MOS管的第二端之间实现导通。

相应的,在读操作时,充电单元将所述位线充电至第一预设电压(例如
所述第一预设电压为高电位)。当待读取的存储单元111内数据为“0”时,
由于所述位线通过所述存储MOS管与地端直接相连,所以位线上的电压会由
于存储MOS管的导通而被存储MOS管下拉,因此所述双端灵敏放大器130
第一输入端131接收的数据电压Vdat会由高电位逐渐?#26723;汀?br />

与此同时,所述参考电路120在满足下拉条件时下拉所述参考位线BLref
上的电压。其中所述下拉条件包括参考位线BLref充电至所述第一预设电压。
此外由于参考电路120与所述字线相连,因此所述下拉条件还包括所述字线
充电至第二预设电压。

具体的,当读操作时,选中的字线被预充电至第二预设电压,且所述参
考位线BLref也被充电单元充电至所述第一预设电压。所述下拉单元1211在
满足所述下拉条件时下拉所述参考位线上的电压。即与选中的字线相连的下
拉MOS管的控制端使所述下拉MOS管的第一端和所述下拉MOS管的第二
端之间实现导通。被充电至第二预设电压的参考位线BLref通过所述下拉
MOS管以及负责MOS管直接与地端直接相连,所以参考位线BLref上的电
压会由于下拉MOS管的导通而被参考电路120下拉,因此所述双端灵敏放大
器130第二输入端132接收的参考电压Vref会由高电位逐渐?#26723;汀?br />

由于所述参考电路120的电容负载大于任一存储单元111的电容负载。
根据电容与电压、电流的关系,参考电路120下拉参考位线BLref上电压的能
力强于所述存储单元111下拉位线上电压的能力。因此所述双端灵敏放大器
130第二输入端132接收的参考电压Vref的?#26723;?#36895;度大于所述双端灵敏放大器
130第一输入端131接收的数据电压Vdat的?#26723;?#36895;?#21462;?#25152;述双端灵敏放大器
130比较所述参考电压Vref和所述数据电压Vdat的相对大小,当参考电压Vref
和数据电压Vdat的差值达到预设值时,输出表示数据“0”的数据信号Dout.。

当待读取的存储单元111内数据为“1”时,由于所述位线悬空,未与地
端直接连接,所以位线上的电压维持第一预设电压不变。而由于选中的字线
被充电至第二预设电压,参考位线BLref被充电至所述第二预设电压,所以下
拉条件依旧满足,因此下拉单元1211始终会下拉所述参考位线上的电压,即
参考位线上BLref的电压还会由于下拉MOS管的导通而被参考电路120下拉,
所以所述双端灵敏放大器130的第二输入端132接收的参考电压Vref还会由高
电位逐渐?#26723;汀?#25152;以所述双端灵敏放大器130比较所述参考电压Vref和所述数
据电压Vdat的相对大小,当参考电压Vref和数据电压Vdat的差值达到预设值时,
输出表示数据“1”的数据信号Dout。

双端灵敏放大器130直接比较参考电压Vref和数据电压Vdat的大小实现存
储单元中的数据读取,无需在布?#31181;?#35774;置电流源,因此能够简化布局设计。

此外双端灵敏放大器130比较参考电压Vref和数据电压Vdat的大小,无需
等待数据电压Vdat完全?#26723;停?#21482;要参考电压Vref和数据电压Vdat差值达到预设
值,即可输出数据信号,因此双端灵敏放大器的使用能够提高所述存储装置
的读取速度,提高设备性能。

参考同5,示出了本发明所提供存储装置另一实施例的结构示意图。

本实施例与前述实施例相同之处此处不再赘述,本实施例与前述实施例
不同之处在于,所述选择器的数量为多个,所述选择器的输入端与所述位线
相连,所述选择器的输出端均连接至所述双端灵敏放大器。

需要说明的是,所述存储装置包括(a+1)×(b+1)个存储单元211,所
述存储单元211构成(a+1)行、(x+1)列的第一存储阵列250和(a+1)行、
(b-x)列的第二存储阵列210。

本实施例中,所述存储装置包括2个选择器,分别为第一选择器260和
第二选择器240。

所述第一存储阵列250与所述第一选择器260相连,所述第二存储阵列
210与第二选择器240相连。具体的,(x+1)列的第一存储阵列250通过(x+1)
条位线与所述第一选择器260的输入端相连;(b-x)列的第二存储阵列210
通过(b-x)条位线与所述第二选择器240的输入端相连。

本实施例中,所述双端灵敏放大器的数量与所述选择器的数量相等,所
述选择器的输出端与所述双端灵敏放大器的输入端一一对应相连。

具体的,所述存储装置还包括2个双端灵敏放大器,分别为第一双端灵
敏放大器270和第二双端灵敏放大器230。

所述第一选择器260的输出端与所述第一双端灵敏放大器270的第一输
入端271相连,所述第二选择器240的输出端与所述第二灵敏放大器230的
第一输入端231相连。

所述存储装置还包括参考电路220,所述参考电路220与所述第一双端灵
敏放大器270和所述第二双端灵敏放大器230均相连。具体的,所述参考电
路220通过参考位线BLref2与所述第一灵敏放大器270的第二输入端272和
所述第二灵敏放大器230的第二输入端232均相连。

在读取第一存储阵列250内数据时,所述第一选择器260从所述(x+1)
条位线中选择一条位线,输出所选中位线上的电压;所述第一双端灵敏放大
器270根据所述第一选择器260选中的位线上电压和所述参考位线BLref2上
电压的相对大小输出数据信号。

在读取第二存储阵列210内数据时,所述第二选择器240从所述(b-x)
条位线中选择一条位线,输出所选中位线上的电压;所述第二双端灵敏放大
器230根据所述第二选择器240选中的位线上电压和所述参考位线BLref2上
电压的相对大小输出数据信号。

多个存储阵列与一个参考电路相连,共用一个参考电压,能够进一步简
化所述存储装置的结构设计,节省所述存储装置的面积,提高所述存储装置
的集成度,?#26723;?#21046;造成本。

综上,本发明在存储装置中设置负载电容大于任一存储单元电容负载的
参考电路。在读取操作时,与待读取的存储单元连接的位线以及参考位线均
被充电单元充电至第一预设电压。待读取的存储单元在所述位线充电至所述
第一预设电压后,根据其存储的数据下拉所述位线的电压;所述参考电路在
满足下拉条件时下拉所述参考位线上的电压。双端灵敏放大器根据与所述待
读取的存储单元连接的位线上电压和所述参考位线上电压的相对大小输出数
据信号。本发明中的双端灵敏放大器直接比较电压变化的大小实现数据的读
取,无需在布?#31181;?#35774;置电流源以提供参考电流,得以简化布局设计。而且本
发明的可选方案中,采用与所述存储单元相同结构的下拉单元和负载单元构
成参考电路,能够使下拉单元和负载单元与所述存储单元在同一工艺中形成,
能够简化所述存储装置的布局设计,?#26723;?#24418;成所述参考电路的工艺难度,降
低制造成本。此外,本发明的可选方案中,通过多个选择器实现多个存储阵
列与一个参考电路相连,共用一个参考电压,能够进一步简化所述存储装置
的结构设计,节省所述存储装置的面积,提高所述存储装置的集成度,?#26723;?br />制造成本。

虽然本发明披?#24230;?#19978;,但本发明并非限定于此。任何本领域?#38469;?#20154;?#20445;?br />在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保
护范围应?#24065;?#26435;利要求所限定的范围为准。

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