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用于低输入电压带隙基准体系结构和电路的方法和装置.pdf

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用于 输入 电压 基准 体系结构 电路 方法 装置
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摘要
申请专利号:

CN201580042129.1

申请日:

2015.08.06

公开号:

CN106662887A

公开日:

2017.05.10

当前法律状态:

实审

有效性:

审中

法?#19978;?#24773;: 发明专利申请公布后的视为撤回IPC(主分类):G05F 1/46申请公布日:20170510|||实质审查的生效IPC(主分类):G05F 1/46申请日:20150806|||公开
IPC分类号: G05F1/46 主分类号: G05F1/46
申请人: 皮斯凯?#26031;?#20221;有限公司
发明人: A·斯利瓦斯塔瓦
地址: 美国弗吉尼亚
优?#28909;ǎ?/td> 2014.08.07 US 14/454,342
专利代理机构: 中国国际贸?#29366;?#36827;委员会专利商标事务所 11038 代理人: 魏小薇
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法律状态
申请(专利)号:

CN201580042129.1

授权公告号:

||||||

法律状态公告日:

2019.04.02|||2017.06.06|||2017.05.10

法律状态类型:

发明专利申请公布后的视为撤回|||实质审查的生效|||公开

摘要

在一些实施例中,装置包括带隙基准电路,该带隙基准电路具有第一双极结型晶体管(BJT),可以从具有端子电压的节点接收电流以及可以输出基极发射极电压。装置还包括第二双极结型晶体管(BJT),该第二双极结型晶体管(BJT)具有大于第一BJT的器件宽度的器件宽度。第二BJT可以接收来自具有端子电压的节点的电流以及输出基极发射极电压。在这种实施例中,装置还包括基准产生电路,操作地耦合至第一BJT和第二BJT,其中基准产生电路可以基于第一BJT的基极发射极电压和第二BJT的基极发射极电压产生带隙基准电压。

权利要求书

1.一种装置,包括:
带隙基准电路,具有:
第一双极结型晶体管(BJT),配置为接收来自具有端子电压的节点的电流以及输出基
极发射极电压,所述第一BJT的所述端子电压在至少一段时间内与所述第一BJT的所述基极
发射极电压基本上相对应或者低于所述第一BJT的所述基极发射极电压,
第二双极结型晶体管(BJT),具有大于所述第一BJT的器件宽度的器件宽度,所述第二
BJT配置为接收来自具有端子电压的节点的电流以及输出基极发射极电压,所述第二BJT的
所述端子电压在至少一段时间内与所述第二BJT的所述基极发射极电压基本上相对应或者
低于所述第二BJT的所述基极发射极电压。
基准产生电路,操作地耦合至所述第一BJT和所述第二BJT,所述基准产生电路配置为
基于所述第一BJT的所述基极发射极电压和所述第二BJT的所述基极发射极电压产生带隙
基准电压。
2.根据权利要求1所述的装置,其中所述第一BJT被配置为从电力供应接收所述第一
BJT的所述端子电压而不产生高于所述第一BJT的所述基极发射极电压的中间电压,所述第
二BJT被配置为从电力供应接收所述第二BJT的所述端子电压而不产生高于所述第二BJT的
所述基极发射极电压的中间电压。
3.根据权利要求1所述的装置,其中:
所述第一BJT被配置为通过至少一个电容器从第一电荷泵电路接收所述第一BJT的所
述电流,
所述第二BJT被配置为通过至少一个电容器从第二电荷泵电路接收所述第二BJT的所
述电流。
4.根据权利要求1所述的装置,还包括:
时钟电路,操作地耦合至所述带隙基准电路;
所述带隙基准电路还具有:
第一电荷泵电路,操作地耦合至所述第一BJT和所述时钟电路,所述第一电荷泵电路配
置为接收输入电压以及输出所述第一BJT的所述端子电压,所述第一电荷泵电路的所述输
入电压小于所述第一BJT的所述端子电压;以及
第二电荷泵电路,操作地耦合至所述第二BJT和所述时钟电路,所述第二电荷泵电路配
置为接收输入电压以及输出所述第二BJT的所述端子电压,所述第二电荷泵电路的所述输
入电压小于所述第二BJT的所述端子电压。
5.根据权利要求1所述的装置,还包括:
时钟电路,操作地耦合至所述带隙基准电路,所述时钟电路配置为发送具有频率的时
?#26377;?#21495;;
由所述时钟电路发送的所述时?#26377;?#21495;的所述频?#35270;?#25152;述第一BJT的所述端子电压反向
变化。
6.根据权利要求1所述的装置,还包括:
时钟电路,操作地耦合至所述带隙基准电路,所述时钟电路配置为发送具有第一时钟
相位和第二时钟相位的时?#26377;?#21495;,
所述带隙基准电路还具有:
第一电荷泵电路,操作地耦合至所述第一BJT和所述时钟电路,所述第一电荷泵在接收
所述时?#26377;?#21495;的所述第一时钟相位时具有第一配置以及在接收所述时?#26377;?#21495;的所述第二
时钟相位时具有第二配置,所述第一电荷泵配置为基于所述第一电荷泵的所述第一配置和
所述第二配置期间存储在第一电容器处的电荷输出所述第一BJT的所述端子电压,
第二电荷泵电路,操作地耦合至所述第二BJT和所述时钟电路,所述第二电荷泵在接收
所述时?#26377;?#21495;的所述第一时钟相位时具有第一配置以及在接收所述时?#26377;?#21495;的所述第二
时钟相位时具有第二配置,所述第二电荷泵配置为基于所述第二电荷泵的所述第一配置和
所述第二配置期间存储在第二电容器处的电荷输出所述第二BJT的所述端子电压。
7.根据权利要求1所述的装置,其中:
所述基准产生电路具有多个开关电容器,而不包括电流镜或者不操作地耦合至电流
镜,所述电流镜从高于(1)所述第一BJT的所述基极发射极电压以及(2)所述第二BJT的所述
基极发射极电压的电压下的节点供应电流。
8.根据权利要求1所述的装置,其中:
所述基准产生电路包括操作地耦合至第一BJT和第二BJT的电容器,所述电容器在所述
第一BJT和所述第二BJT工作时存储所述第一BJT的输出电压与所述第二BJT的输出电压的
差,
所述第一BJT的输出电压与所述第一基极发射极电压相对应,
所述第二BJT的输出电压与所述第二基极发射极电压相对应。
9.根据权利要求1所述的装置,其中:
所述基准产生电路具有第一配置和第二配置,
所述第一配置中的所述基准产生电路具有按照第一布置的多个开关电容器以基于所
述第一基极发射极电压和所述多个电容器中的每个电容器的电容限定缩放的基极发射极
电压,所述第一基极发射极电压随着温度而降低,
所述第二配置中的所述基准产生电路具有按照第二布置的所述多个开关电容器以基
于所述第一基极发射极电压、所述第二基极发射极电压和所述多个电容器中的每个电容器
的电容限定缩放的差电压,所述第二基极发射极电压随着温度而增大,
所述基本上恒定的带隙基准电压基于所述缩放的基极发射极电压和所述缩放的差电
压。
10.一种装置,包括:
基极发射极电压产生电路,具有:
双极结型晶体管(BJT),配置为在电压箝位配置中接收来自电荷泵电路的电流和具有
输入电压的节点处的电流以及输出基极发射极电压,所述输入电压与所述基极发射极电压
基本上相对应或者低于所述基极发射极电压。
11.根据权利要求10所述的装置,其中所述BJT是第一BJT,所述电荷泵电路是第一电荷
泵电路,所述装置还包括:
第二BJT,配置为在电压箝位配置中接收来自第二电荷泵的电流和具有输入电压的节
点处的电流以及输出基极发射极电压,所述第二电荷泵的所述输入电压低于所述第二BJT
的所述基极发射极电压。
12.根据权利要求10所述的装置,其中所述BJT是第一BJT,所述电荷泵电路是第一电荷
泵电路,所述装置还包括:
第二BJT,配置为在电压箝位配置中接收来自第二电荷泵的电流和具有输入电压的节
点处的电流以及输出基极发射极电压,所述第二电荷泵的所述输入电压低于所述第二BJT
的所述基极发射极电压;以及
电容器,操作地耦合至所述第一BJT和所述第二BJT,所述电容器配置为在所述第一BJT
和所述第二BJT工作时存储所述第一BJT的所述基极发射极电压与所述第二BJT的所述基极
发射极电压的差;以及
加法电路,操作地耦合至所述电容器,所述加法电路配置为基于所述第一BJT的所述基
极发射极电压以及所述差输出带隙基准电压。
13.根据权利要求10所述的装置,其中所述BJT是第一BJT,所述电荷泵电路是第一电荷
泵电路,所述装置还包括:
第二BJT,配置为在电压箝位配置中接收来自第二电荷泵的电流和具有输入电压的节
点处的电流以及输出基极发射极电压,所述第二电荷泵的所述输入电压低于所述第二BJT
的所述基极发射极电压;以及
加法电路,操作地耦合至所述第一BJT和所述第二BJT,所述加法电路配置为使(1)多个
所述第一BJT的所述基极发射极电压和所述第二BJT的所述基极发射极电压与(2)多个所述
第一BJT的所述基极发射极电压与所述第二BJT的所述基极发射极电压的差相加。
14.一种装置,包括:
时钟电路,配置为操作地耦合至带隙基准电路,所述时钟电路具有:
第一电路部分,配置为?#26377;?#29255;上时钟接收具有输入电压的时?#26377;?#21495;,所述第一电路部
分配置为产生(1)具有最小电压和最大电压的第一时钟相位信号,以及(2)不与所述第一时
钟相位信号重叠以及具有最小电压和最大电压的第二时钟相位信号;以及
第二电路部分,操作地耦合至所述第一电路部分,所述第二电路部分包括多个电容器
和多个反相器,共同地配置为输出第三时钟相位信号和第四时钟相位信号,所述第三时钟
相位信号和所述第四时钟相位信号各自具有大于所述第一时钟相位信号的所述最小电压
和所述第二时钟相位信号的所述最小电压的最小电压,所述第三时钟相位信号和所述第四
时钟相位信号各自具有大于所述第一时钟相位信号的所述最大电压和所述第二时钟相位
信号的所述最大电压的最大电压。
第三电路部分,操作地耦合至所述第二电路部分,所述第三电路部分包括多个晶体管,
配置为输出第五时钟相位信号和第六时钟相位信号,所述第五时钟相位信号和所述第六时
钟相位信号各自具有基本?#31995;?#20110;所述第一时钟相位信号的所述最小电压和所述第二时钟
相位信号的所述最小电压的最小电压,所述第五时钟相位信号和所述第六时钟相位信号各
自具有基本?#31995;?#20110;所述第四时钟相位信号的所述最大电压和所述第五时钟相位信号的所
述最大电压的最大电压。
15.根据权利要求14所述的装置,其中所述第五时钟相位信号的最大电压和所述第六
时钟相位信号的所述最大电压各自不小于所述带隙基准电路的第一双极结型晶体管(BJT)
的输出电压和第二BJT的输出电压。
16.根据权利要求14所述的装置,还包括:
第一电荷泵电路,操作地耦合至所述带隙基准电路的第一双极结型晶体管(BJT)和所
述时钟电路,所述第一电荷泵配置为接收所述第五时钟相位信号和所述第六时钟相位信号
以及输出驱动所述第一BJT的所述端子的电压;以及
第二电荷泵电路,操作地耦合至所述带隙基准电路的第二BJT和所述时钟电路,所述第
二电荷泵配置为接收所述第五时钟相位信号和所述第六时钟相位信号以及输出驱动所述
第二BJT的所述端子的电压。
17.根据权利要求14所述的装置,还包括:
所述时钟电路配置为发送具有频率的时?#26377;?#21495;;
第一电荷泵电路,操作地耦合至所述带隙基准电路的第一双极结型晶体管(BJT)和所
述时钟电路,所述第一电荷泵配置为基于所述第五时钟相位信号和所述第六时钟相位信号
输出驱动所述第一BJT的所述端子的电压,所述第五时钟相位信号和所述第六时钟相位信
号的频?#35270;?#25152;述第一BJT的所述输入电压反向变化;以及
第二电荷泵电路,操作地耦合至所述带隙基准电路的第二BJT和所述时钟电路,所述第
二电荷泵配置为输出驱动所述第二BJT的所述端子的电压,所述第五时钟相位信号和所述
第六时钟相位信号的所述频?#35270;?#25152;述第二BJT的所述输入电压反向变化。
18.根据权利要求14所述的装置,其中:
所述时钟电路包括在集成电路内,所述集成电路包括所述带隙基准电路和与所述时钟
电路和所述带隙基准电路分离的应用电路,
所述时钟电路和所述应用电路配置为接收所述芯片上时钟。

说明书

用于低输入电压带隙基准体系结构和电路的方法和装置

相关申请的交叉引用

本申请是2014年8月7日提交的标题为“METHODS AND APPARATUS FOR LOW INPUT
VOLTAGE BANDGAP REFERENCE ARCHITECTURE AND CIRCUITS”的美国非临时专利申请序列
no.14/454,342的继续申请以及要求该美国非临时专利申请序列no.14/454,342的利益和
优?#28909;ǎ?#35813;美国非临时专利申请序列no.14/454,342的整个内容通过引用整体地并入本文。

背景?#38469;?br />

本文描述的一些实施例通常涉及用于使用低于双极结型晶体管(BJT)的基极-发
射极电压(VBE)的输入(供应)电压生成温度不敏感的带隙电压基准的方法和装置。

通过电池和/或从内部局部环境获取的电力工作的便携式电子/电气?#20302;?#20856;型地
对于给定量的可用能量消耗少量能量以延长?#20302;?#23551;命。由于更小的大小(更小电池体积,以
及由此更少的可用能量)、更长的使用寿命(能量必须?#20013;?#26356;久)和/或更多的功能(利用相
同量的能量实现增大数量的应用程序)的要求组合,使得便携式?#20302;?#30340;能量预算影响的应
用组扩大。许多感测应用使用集成电路(IC)或者芯片上?#20302;?SoC)执行由各种应用使用的
感测、计算和通信功能。

在很多情况下,传感器测量之间的时间可以相对较长使得IC或者SoC在待机模式
下花费其使用寿命的很大一部分。已知?#38469;?#20943;少待机模式期间由IC或者SoC消耗的电力,例
如,通过对未使用的电路块进行电源选通。电路块的子集在器件工作的所有时间保持加电,
包括,例如,DC-DC调节器保持加电以供应稳定的工作电压VDD,其进而包括用以设定VDD的
正?#20998;?#30340;电压基准。典型地,最常使用的电压基准是使用硅带隙电压生成与温度无关的电
压基准的带隙基准。

理想电压基准电压基准与电力供应或者温度的变化无关。电压基准通常包括在许
多电路中,诸如模拟-数字转换器、DC-DC转换器、能量收获电路、定时发生电路或者其它电
压调节器。带隙基准的已知实现典型地包括使用双极结型晶体管(BJT)和大电阻器以提供
生成带隙电压基准。然而,已知常规带隙基准电路限于使用高于BJT的基极-发射极电压
(VBE)的输入电压,因为它们在高于VBE的电压下使用电流源、电流镜、电阻器、或者开关电容
器网络将电流注入到BJT中。

相应地,对于严格能量限制的电子/电气?#20302;常?#38656;要具有低输入电压的带隙基准电
路以允许与能量收获和亚阈值数字逻辑电压电平的兼容性。另外,需要使带隙基准电路的
电力消耗最小化。

发明内容

在一些实施例中,装置包括带隙基准电路,该带隙基准电路具有第一双极结型晶
体管(BJT),可以从具有端子电压的节点接收电流以及可以输出基极发射极电压。第一BJT
的端子电压在至少一段时间内与第一BJT的基极发射极电压基本上相对应或者低于第一
BJT的基极发射极电压。在这种实施例中,装置还包括第二双极结型晶体管(BJT),该第二双
极结型晶体管(BJT)具有大于第一BJT的器件宽度的器件宽度。第二BJT可以从具有端子电
压的节点接收电流以及输出基极发射极电压,其中第二BJT的端子电压在至少一段时间内
与第二BJT的基极发射极电压基本上相对应或者低于第二BJT的基极发射极电压。在这种实
施例中,装置还包括基准产生电路,操作地耦合至第一BJT和第二BJT,其中基准产生电路可
以基于第一BJT的基极发射极电压和第二BJT的基极发射极电压产生带隙基准电压。

附图说明

图1是用于向已知便携式电气?#20302;?#20013;使用的带隙基准电路馈送输入电压的集成系
统的框图。

图2是表示根据实施例在不同温度上生成恒定电压基准的带隙基准电路的示意
图。

图3是根据实施例使用小于双极结型晶体管的基极-发射极电压的输入电压的带
隙基准电路?#20302;?#30340;示意图示。

图4是根据实施例使用开关电容器电荷泵驱动小于双极结型晶体管的基极-发射
极电压的输入电压的带隙基准电路的示意图示。

图5A-C是示出了与图4所示带隙基准电路相关联的开关电容器电荷泵电路的充电
的示意图示。

图6是图5A所示将输入电流驱动到基极发射极电压箝位中的充电开关电容器电荷
泵电路的示意图示。

图7A-7B呈?#38047;?#22270;4的带隙电压基准电路产生的作为温度的函数的VBE和ΔVBE的变
化的模拟结果。

图8A-C是根据不同实施例用以对ΔVBE进行缩放的不同缩放电路的示意图示。

图9A-C是根据实施例用以对VBE进行缩放的缩放电路的不同配置的示意图示。

图10A-C是根据实施例用于产生带隙基准电压的基准产生电路的示意图示。

图11示出了根据实施例用于带通基准电压电路的时?#26377;?#21495;产生方案的框图。

图12是根据实施例图11所示可以用于产生带隙基准电路的时?#26377;?#21495;的振荡器的
示意图示。

图13A-B是图4所示带隙基准电路的开关的实现的示意图示。

图14A-C是根据实施例在实现时钟加倍?#38469;?#20197;在不同相位处产生时?#26377;?#21495;中涉及
的步骤的示意图示。

图15A-B呈现向带隙电压基准电路发送升压时钟相位信号的时钟倍加器电路的示
例的模拟的结果。

图16示出了根据实施例带隙基准电路的带注释布局。

图17是带隙基准电路在启动时的瞬时行为的示例的图形?#20801;尽?br />

图18示出了对于-20℃至100℃的温度?#27573;?#30340;带隙基准电路输出的实施例的模拟
变化。

图19呈?#33267;?#31034;出关于工艺和不匹配变化的带隙基准输出的变化的示例的蒙特卡
洛模拟的结果。

图20呈?#33267;?#31034;出关于随输入电压(Vin)的变化的带隙基准电压的变化的示例的模
拟结果。

具体实施方式

在一些实施例中,装置包括带隙基准电路,该带隙基准电路具有可以从具有端子
电压的节点接收电流以及可以输出基极发射极电压的第一双极结型晶体管(BJT)。第一BJT
的端子电压在至少一段时间内与第一BJT的基极发射极电压基本上相对应或者低于第一
BJT的基极发射极电压。在这种实施例中,装置还包括第二双极结型晶体管(BJT),该第二双
极结型晶体管(BJT)具有大于第一BJT的器件宽度的器件宽度。第二BJT可以从具有端子电
压的节点接收电流以及输出基极发射极电压,其中第二BJT的端子电压在至少一段时间内
与第二BJT的基极发射极电压基本上相对应或者低于第二BJT的基极发射极电压。在这种实
施例中,装置还包括基准产生电路,操作地耦合至第一BJT和第二BJT,其中基准产生电路可
以基于第一BJT的基极发射极电压和第二BJT的基极发射极电压产生带隙基准电压。

在一些实施例中,装置包括基极发射极电压产生电路,该基极发射极电压产生电
路具有双极结型晶体管(BJT),配置为在电压箝位配置中接收来自电荷泵电路的电流以及
具有输入电压的节点处的电流以及输出基极发射极电压,其中输入电压与基极发射极电压
基本上相对应或者低于基极发射极电压。

在一些实施例中,装置包括时钟电路,操作地耦合至带隙基准电路,其中时钟电路
具有第一电路部分,可以?#26377;?#29255;上时钟接收具有输入电压的时?#26377;?#21495;。第一电路部分可以
产生(1)具有最小电压和最大电压的第一时钟相位信号,以及(2)与第一时钟相位信号不重
叠以及具有最小电压和最大电压的第二时钟相位信号。在这种实施例中,时钟电路还具有
操作地耦合至第一电路部分的第二电路部分,其中第二电路部分包括一组电容器和一组反
相器,可以共同地输出第三时钟相位信号和第四时钟相位信号,第三时钟相位信号和第四
时钟相位信号各自具有大于第一时钟相位信号的最小电压和第二时钟相位信号的最小电
压的最小电压。第三时钟相位信号和第四时钟相位信号还各自具有大于第一时钟相位信号
的最大电压和第二时钟相位信号的最大电压的最大电压。在这种实施例中,时钟电路还具
有操作地耦合至第二电路部分的第三电路部分,其中第三电路部分包括一组晶体管,可以
输出第五时钟相位信号和第六时钟相位信号。第五时钟相位信号和第六时钟相位信号还各
自具有基本?#31995;?#20110;第一时钟相位信号的最小电压和第二时钟相位信号的最小电压的最小
电压。第五时钟相位信号和第六时钟相位信号还各自具有基本?#31995;?#20110;第四时钟相位信号的
最大电压和第五时钟相位信号的最大电压的最大电压。

如本说明书中使用的,除非上下文另外清楚地指示,否则单数形式“一(a)”、“一个
(an)”和“该(the)”包括?#35789;?#25351;示物。因此,例如,术语“晶体管?#24065;?#22312;表?#38236;?#20010;晶体管或者晶
体管组合。

图1是用于向已知便携式电气?#20302;?#20013;使用的带隙基准电路馈送输入电压的集成系
统的框图。集?#19978;低?00典型地与较大电气?#20302;?#30456;关联,以及例如可以使用?#39759;?#25968;量的能量
收获机制以及(在一些实例中)升压转换器(boost converter)120从外部能量源110(例如,
电池)获得能量。升压转换器120典型地将从能量收获源110获得的电压提高或者升高至高
于VBE的值。这还可以通过在发送至带隙基准电路140之前通过DC-DC调节器130来稳定。典型
已知带隙基准电路(诸如,带隙基准电路140)限于使用高于BJT的VBE的输入电压,因为这种
已知带隙基准电路在高于VBE的电压下使用电流源、电流镜、电阻器、或者开关电容器网络将
电流注入到BJT中。然而,实现来自带隙基准电路140的较低工作输出电压是超低功率(ULP)
器件(包括用于物联网的复杂IC、SoC、身体传感器节点(BSN)和无线传感器)所希望的。由于
基准电压用于接通ULP器件的电力供应,因此来自带隙基准电路140的输出电压确定ULP器
件可以接通和工作的电压。较低带隙基准电压将减小ULP器件的接通电压、减少功率损耗以
及提高ULP器件的工作寿命。另外,较低的带隙基准电压还可以帮助ULP器件的微型化。

图2是表示根据实施例在不同温度上生成恒定电压基准的带隙基准电路的示意
图。带隙基准电路200包括由与绝对温度互补(CTAT)电压产生电路205产生的BJT基极发射
极电压(VBE)。CTAT电压产生电路205包括以二极管配置连接至电源(在图2中未示出)的BJT
(在图2中未示出)。CTAT电压与BJT晶体管的VBE相对应。由于随着升高的温度产生增大数量
的载流子,因此VBE的值随着温度升高而减小。由于载流子的数?#20811;?#28201;度增加,因此晶体管
(即,BJT)的导电性增大,因此减小VBE的值。在图2的示例中,VBE以由-2.2mV/℃给出的斜率
随温度增大而减小。电压Vt是与绝对温度成比例(PTAT)电压产生电路210的输出。不同于
CTAT电压产生电路205,在这里,随着温度增大,输出电压的幅度增大。在图2的示例中,电压
Vt以由0.085mV/℃给出的斜率随温度增大而增大。电压Vt在乘法器215处与常量K相乘以及
在加法器220处与CTAT电压(VBE)相加以产生与温度无关的带隙基准电压VREF(其中VREF=VBE
+KVt)。选择乘法器215处的常量K的值以使得带隙基准电路200的CTAT部分和PTAT部分的温
度相关性互相抵消以及VREF成为与温度无关的电压基准(典型地在小于10ppm/℃的?#27573;?br />中)。

图3是使用小于双极结型晶体管的基极-发射极电压的输入电压的带隙基准电路
?#20302;?#30340;示意图示。带隙基准电路?#20302;?00包括可操作地耦合至时钟电路335的带隙基准电路
305。带隙基准电路305包括第一电荷泵电路310、第二电荷泵电路320、第一基极-发射极电
压箝位315、第二基极-发射极电压箝位325和基准产生电路330。应当注意,第二基极-发射
极电压箝位325中的BJT具有大于第一基极-发射极电压箝位315中的BJT的器件宽度的器件
宽度。带隙基准电路?#20302;?00可以使用低于BJT的基极-发射极电压(VBE)的输入(供应)电压
产生温度不敏感的带隙基准电压(VREF)。在这种实例中,第一电荷泵电路310(例如,升压电
路(诸如开关电容器电路))通过低于第一基极-发射极电压箝位315中的BJT的VBE的电压将
电流驱动到第一基极-发射极电压箝位315(例如,包括并联连接至第一负载电容器的第一
双极结型晶体管(BJT))中。这使得第一基极-发射极电压箝位315将其基极-发射极电压箝
位在VBE1处。类似地,第二电荷泵电路320通过低于第二基极-发射极电压箝位325中的BJT的
VBE的电压将电流驱动到第二基极-发射极电压箝位325(例如,还包括并联连接至第二负载
电容器的第二BJT)中。这使得第二基极-发射极电压箝位325将其基极-发射极电压箝位在
不同电压VBE2处。基准产生电路330可以包括,例如,可编程开关电容器电路可以由VBE1和Δ
VBE(VBE1-VBE2)产生温度不敏感的带隙基准电压(VREF),其可以是硅带隙电压的?#39759;?#20998;数倍
数。在一些配置中,基准产生电路330可以包括可以存储电压ΔVBE的电容器。在这种配置中,
基准产生电路330还可以包括加法电路,可以产生VBE1和ΔVBE的各种常量,随后相加以产生
期望的温度不敏感带隙基准电压(VREF)。

应当注意,产生VBE1和ΔVBE的常量的过程可以是例如时间选通过程,其中具有不同
时间间隔(不重叠)的时钟相位信号用于断开和闭合电荷泵电路310和320以及基准产生电
路330中的各种开关。这种时钟相位由时钟电路335发送的离散时?#26377;?#21495;限定,该时钟电路
335可操作地耦合至带隙基准电路305。时钟电路335可以提供来自例如芯片上振荡器、晶体
振荡器或者?#39759;?#20854;它时钟源的不同频率的时?#26377;?#21495;。另外,时钟电路335还包括时钟倍加器
电路,用于使输出时?#26377;?#21495;的摆幅加倍以启动可以通过至少VBE的电压电平的开关。下面将
关于图11-16对时钟电路335进行更详细的讨论。

图4是根据实施例使用开关电容器电荷泵驱动小于双极结型晶体管的基极-发射
极电压的输入电压的带隙基准电路的示意图示。带隙基准电路405包括开关电容器电荷泵
410和420(各自包括电容器Cf)、基极-发射极电压箝位415(包括BJT晶体管Q1和电容器CL)、
基极-发射极电压箝位425(包括BJT晶体管Q2和电容器CL)以及包括加法电路432和存储电
压ΔVBE的电容器Cb的基准产生电路430。开关电容器电荷泵410典型地由源Vin产生电压。开
关电容器电荷泵410的输出连接至BJT Q1,BJT Q1进而将其输出电压箝位至VBE1。类似地,开
关电容器电荷泵420还由Vin产生电压。开关电容器电荷泵420的输出连接至BJT Q2,BJT Q2
进而将其输出电压箝位至VBE2。使用电荷泵410和420将电流驱动至BJT Q1和Q2中使能带隙
基准电路405的低电压工作。另外,可以使用于提供开关电容器电荷泵410和420工作中使用
的两个时钟相位φ1和φ2的时?#26377;?#21495;的时钟电路(例如,图3所示时钟电路335)在较低频率
和输入电压(Vin)下工作以降低功率消耗。当与已知带隙电压基准产生器相比时,开关电容
器电荷泵410和420的较低Vin和较低时钟频率使能较低的功率消耗。在下面对图4所示带隙
基准电路405的子组件中的每一个(例如,电荷泵410和420以及基准产生器电路430)进行描
述。

对于图4所示带隙基准电路405,在一些实例中,第一BJT Q1可以从具有第一端子
电压的节点(标记为A)接收电流以及可以输出第一基极-发射极电压(VBE1),其中第一端子
电压(即,节点A处的电压)与VBE1基本上相对应或者低于VBE1。在这种实例中,第二BJT Q2可
以从具有第二端子电压的节点(标记为B)接收电流以及可以输出第二基极-发射极电压
(VBE2),其中第二端子电压(即,节点B处的电压)与VBE2基本上相对应或者低于VBE2。注意,第
二BJT Q2具有大于第一BJT Q1的器件宽度(如从图4中表示Q1的1和表示Q2的M看到的,其中
M>1)。另外,在这种实例中,带隙基准电路405还包括操作地耦合至第一BJT Q1和第二BJT
Q2的基准产生电路430,其中基准产生电路430可以基于第一BJT Q1的基极发射极电压
(VBE1)和第二BJT Q2的基极发射极电压(VBE2)产生带隙基准电压(VREF)。

在图4所示带隙基准电路405的配置中,第一BJT Q1可以从电源(例如,Vin)接收第
一BJT Q1(节点A处)的端子电压而不产生高于第一BJT Q1的基极发射极电压(VBE1)的中间
电压。类似地,第二BJT Q2可以从电源(例如,Vin)接收第二BJT Q2(节点B处)的端子电压而
不产生高于第二BJT Q2的基极发射极电压(VBE2)的中间电压。注意,第一BJT Q1通过至少一
个电容器Cf从第一电荷泵电路410接收第一BJT Q1的电流。类似地,第二BJT Q2通过至少一
个电容器Cf从第二电荷泵电路420接收第二BJT Q2的电流。

参照图3和4,第一电荷泵电路410操作地耦合至第一BJT Q1和时钟电路(例如,图3
中的时钟电路335)。第一电荷泵电路410可以接收输入电压(Vin)以及可以输出第一BJT Q1
在节点A处的端子电压,其中Vin小于节点A处的端子电压。类似地,第二电荷泵电路420操作
地耦合至第二BJT Q2和时钟电路(例如,图3中的时钟电路335)。第二电荷泵电路420可以接
收输入电压(Vin)以及可以输出第二BJT Q2在节点B处的端子电压,其中Vin小于节点B处的
端子电压。注意,由时钟电路335发送的时?#26377;?#21495;的频?#35270;?#31532;一BJT Q1的端子电压(即,节点
A处的电压)反向地变化。

时钟电路335发送具有第一时钟相位φ1和第二时钟相位φ2的时?#26377;?#21495;。第一电
荷泵电路410在接收第一时钟相位φ1信号时具有第一配置以及在接收第二时钟相位φ2信
号时具有第二配置(如下面关于图5-6更详细讨论的)。第一电荷泵电路410可以基于第一电
荷泵410的第一配置和第二配置(如下面关于图5-6更详细讨论的)期间存储在第一电容器
(Cf)处的电荷输出第一BJT Q1的端子电压(即,节点A处的电压)。类似地,第一电荷泵电路
420在接收第一时钟相位φ1信号时具有第一配置以及在接收第二时钟相位φ2信号时具有
第二配置。第二电荷泵电路420可以基于第一电荷泵420的第一配置和第二配置期间存储在
第一电容器(Cf)处的电荷输出第二BJT Q2的端子电压(即,节点B处的电压)。

图5A-C是示出了与图4所示带隙基准电路相关联的开关电容器电荷泵电路的充电
的示意图示。图4和图5A-C所示的开关电容器电荷泵410(也称为电荷泵电路)可以使输入电
压Vin升高两倍(即,2*Vin)以及还可以用于输出低于Vin的电压值。图5A所示的无载电荷泵电
路410分别地使用不重叠的时钟相位φ1和φ2。在如图5B所示的时钟相位φ1中的工作期
间,节点1连接至Vin,以及节点2(图5B所示)连接至接地,使电容器Cf的上极板充电到Vin以及
使电容器Cf的下极板充电到接地。在如图5C所示的时钟相位φ2中的工作期间,节点2连接
至Vin以及节点1连接至输出电容器CL。由于在时钟相位φ1期间电容器Cf的上极板被充电到
Vin,因此在时钟相位φ2中使电容器Cf的下极板充电到Vin允许节点1处的电压升至2*Vin(因
为电容器Cf两端的电压是Vin)。在启动时,电容器CL在给定数量的开关周期之后最终充电至
2*Vin的电压。从而,图5A所示的无载电荷泵电路410可以产生输入电压Vin两倍的电压。

图6是图5A所示将输入电流驱动到基极发射极电压箝位中的充电开关电容器电荷
泵电路的示意图示。充电开关电容器电荷泵电路410的输出连接至基极发射极电压箝位415
的BJT Q1。注意,类似的充电开关电容器电荷泵电路420可以用于驱动包括BJT Q2(在图4的
示例中比Q1大M倍)的基极发射极电压箝位425。在没有BJT晶体管Q1的情况下,基极发射极
电压箝位415的输出将升到2*Vin。然而,BJT晶体管Q1的存在将基极发射极电压箝位415的输
出电压限制到VBE1。图6所示电路的显著优势是产生VBE1时涉及的电压Vin小于VBE(其中对于
晶体管Q1的情况,VBE=VBE1,以及对于晶体管Q2的情况,VBE=VBE2)。作为工作Vmin的带隙的最
小电压?#19978;?#21015;式子给出:


其中N=2适用于如在图4-6中描述的电压?#23545;?#24320;关电容器电荷泵。式1示出了在一
些其它配置中,如果使用电压三倍器或者更高阶(即,N)开关电容器电荷泵,则可以获得更
低的Vin值。

图7A-7B呈现作为温度的函数由图4的带隙电压基准电路产生的VBE和ΔVBE的变化
的模拟结果。图7A示出了VBE1和VBE2的温度相关性,其中观察到VBE1和VBE2两者相对于温度的
CTAT行为。相反地,图7B示出了ΔVBE的温度相关性,其中观察到ΔVBE相对于温度的PTAT行
为。已经使用0.4V的Vin模拟了VBE1、VBE2和ΔVBE的电压。电压VBE1和ΔVBE的权重相加以产生带
隙基准电压。在一些实例中,图4所示带隙基准电路可以产生?#19978;?#21015;方程式给出的带隙基准
电压(VREF):

VREF=a(VBE1+bΔVBE) (2)

其中常量a和b涉及产生VBE和ΔVBE的权重以产生VREF。注意,在其它实例中,使用
VBE1、VBE2和ΔVBE的不同值的不同加法电路(例如,图4所示加法电路432)可以产生VREF的不同
值。如与使用已知方法中典型使用的电阻器相反,通过采用开关电容器电路?#38469;?#38480;定或者
确立上面的式2中的常量a和b。在这种已知方法中,使用电阻器增大低功率或者ULP器件的
电路面积。带隙基准电路的功率消耗典型地取决于电阻的值,典型地,较大的电阻导致较低
的功率消耗。例如,200nW带隙基准电路的设计中典型涉及的电阻器的大小为大约14MΩ。M
Ω大小?#27573;?#20013;的电阻器典型地占据大物理面积(对于低功率或者ULP器件不合需要的特
征)。另外,对于低功?#35270;?#29992;,在已知带隙基准电路中使用大电阻器以及这种大电阻器还增
大带隙基准电路的热噪声和?#20102;?#22122;声。然而,使用开关电容器电路可以以显著较低的面积
限定或者确立这种常量(例如,如式2所示的a和b)。

上面描述的不同电压参数(例如,VBE1、VBE2和ΔVBE)可以是可缩放的,特别地对于动
态电压缩放(DVS)应用。式2中讨论的带隙基准电压VREF也是可缩放的,其中a和b是用于产生
可缩放带隙基准电压的常量。在式2中,常量中的一个可以是自然数,而另一个常量是有理
数。注意,用于物理地缩放不同电压VBE1、VBE2和ΔVBE的电路包括在基准产生电路的加法电路
(例如,图4所示加法电路432)内。

图8A-C是根据不同实施例用以对ΔVBE进行缩放的不同缩放电路的示意图示。如图
8A所示,电容器Cb连接在分别地具有VBE1和VBE2的电压的节点之间,VBE1和VBE2的电压由如图4
所示基于开关电容器电荷泵的带隙基准电路产生(即,电容器Cb两端的电压为ΔVBE)。为了
产生不同带隙基准电压(VREF),ΔVBE必须乘以不同常量(或者按照不同常量进行缩放)。图
8A-C中呈现的缩放电路800提供产生ΔVBE的三个交替常量(即,一(图8A)、二(图8B)和三(图
8C))的方式。图8A示出了用于产生1*ΔVBE的电路,其仅仅是图4所示的带隙基准电路没有由
基准产生电路执行的另外信号修改的基于电荷泵的部分。图8B示出了使用两个不重叠的时
钟相位φ1和φ2的用于产生2*ΔVBE的缩放电路800。在相位φ2中,电压VBE1和VBE2连接在电
容器Cb1和Cb2的两端。在相位φ1中,重新布置电容器的连接以及如图8B所示Cb1的上极板连
接至Cb2的下极板。这样,Cb2的上极板上呈现的电压为2*ΔVBE。这是电压?#23545;?#26041;案的描绘。类
似地,图8C示出了用于产生3*ΔVBE的缩放电路850,该缩放电路850也使用两个不重叠的时
钟相位φ1和φ2。图8C中的电压三倍电路850的功能与图8B所示的电压?#23545;?#30005;路类似。注
意,改变缩放电路可以允许ΔVBE按照?#39759;?#25972;数值缩放或者乘以?#39759;?#25972;数值。

在一些实例中,对于SoC应用可以包括多个带隙基准电压的产生以产生多个VDDS
值。在这种实例中,可以基于如图4所示的晶体管Q2选择ΔVBE电压。随后,可以如上所述产生
ΔVBE的多个缩放值。这可以完成根据式2产生合适的VREF值中涉及的缩放的一半。随后,还可
以产生VBE的不同分数常数乘数以获得SoC应用的合适带隙基准电压(VREF)。

图9A-C是根据实施例用以对VBE进行缩放的缩放电路的不同配置的示意图示。注
意,图9A-C所示的缩放电路900将使VBE按照分数(以及不是整数)缩放或者使VBE与分数相
乘。VBE的缩放电路900还包括具有不重叠时钟相位φ1和φ2的开关电容器电路。图9A示出了
无载缩放电路900,用于在施加时钟相位信号之前对VBE进行缩放。在如图9B所示的时钟相位
φ2中的工作期间,电容器C2连接至VBE,而电容器C1连接至接地。因此,电容器C2上存储的电
荷?#19978;?#21015;给出:

Q2=VBEC2 (3)

相反,电容器C1上存储的电荷为零。在如图9C所示的时钟相位φ1中的工作期间,
电容器C1和C2连接在一起,因此这样电容器?#31995;?#24635;电荷保持不变。因此:

Q2=Qvx (4)

这样,

VBEC2=VX(C1+C2) (5)

因此,Vx?#19978;?#21015;给出:


从而,通过选择电容器C1和C2的合适值,获得VX的值,如由式6给出的VBE的几?#31181;?br />一。本文关于图8A-C和图9A-C提出的讨论涉及对电压VBE和ΔVBE分别进行缩放。接着,讨论
了使基准产生电路中的缩放电压VBE和ΔVBE相加以实?#21046;?#26395;带隙基准电压值VREF。

图10A-C是根据实施例用于产生带隙基准电压的基准产生电路的示意图示。基准
产生电路1000包括如在图8A-C和图9A-C中讨论的用于产生VBE和ΔVBE的常量的电路以及还
包括用以产生期望带隙基准电压值VREF的开关电容器方案。图10A示出了具有合适信号的基
准产生电路1000(或者加法电路)。在时钟相位φ2中的工作期间,闭合与(时钟相位)信号φ
2连接的开关以及如图10B所示配置基准产生电路1000。在电容器Ca2、Cb1、Cb2和Cb3的上极板
连接至VBE1的同时,电容器Ca1放电至接地。电容器Ca2的下极板连接至接地,而电容器Cb1、Cb2
和Cb3的下极板连接至VBE2。这样,Ca2两端的电压为VBE1,而Cb1、Cb2和Cb3两端的电压为ΔVBE。在
时钟相位φ1中的工作期间,重新配置开关以及如图10C所示布置基准产生电路1000。首先,
使电容器Ca1和Ca2连接以及电荷共享以产生带隙基准电压的VBE?#33267;俊?#33410;点1处的电压?#19978;?#21015;
给出:


另外,在时钟相位φ1中的工作期间,电容器Cb1、Cb2和Cb3被重新布置以在节点1与
节点2之间产生3*ΔVBE,导致如下列所示期望带隙基准电压VREF的产生:


上面所示方程式8示出了所提出的与温度无关的带隙基准电压的产生。应当注意,
VREF的其它值可以是产生(或者获得)的电容器Ca1和Ca2的不同值以及ΔVBE的不同缩放因子
(或者权重)。

图1-10中描述的带隙基准电路使用开关电容器电路,该开关电容器电路使用具有
第一时钟相位φ1和第二时钟相位φ2的时?#26377;?#21495;的两个不重叠相位。由时钟电路(例如,图
3所示时钟电路335)产生时?#26377;?#21495;以用于带隙基准电路的正常运行。如由式8描述的与温度
无关的带隙基准电压(VREF)与图1-10中呈现的带隙基准电路的实施例中的时钟频率无关。
从而,可以通过在非常低的频率下操作时钟电路以减小或者最小化用于实现VREF的时钟电
路的功率消耗。然而,时?#26377;?#21495;的频?#35270;?#24403;足够高以维持BJT Q1的偏置电压(VBE1)和BJT Q2
的偏置电压(VBE2)免于泄漏。另外,由时钟电路发送的时?#26377;?#21495;的频?#35270;?#31532;一BJT(例如,图4
中的Q1)的端子电压反向变化。从而,低频低功率时钟电路可以用于产生与期望温度无关的
带隙基准电压(VREF)。

带隙基准电路中使用的不同开关可以通过等于至少VBE的电压,该电压是高于Vin
的电压。因此,与时钟相位φ1和φ2相关联的时?#26377;?#21495;可以从0扫描至>VBE。如果不这样,开
关(例如,NMOS开关)的栅极端子处的电压输入低于开关必须通过的电压值(或者电压电
平),则开关不能通过全电压。相应地,由于带隙基准电路中的开关(例如,加法电路和开关
电容器电荷泵中的开关)通过高达VBE的电压,因此时?#26377;?#21495;(驱动这种开关的栅极端子)具
有基本?#31995;?#20110;或者高于VBE的电压。

图11示出了根据实施例用于带通基准电压电路的时?#26377;?#21495;产生方案的框图。时钟
电路1105可操作地耦合至带隙电压基准电路1140。时钟电路1105包括振荡器1120,用以提
供初始时?#26377;?#21495;。振荡器1120可以是例如电流控制的环形振荡器(例如,可以在0.4V Vin下
产生大约30kHz的时?#26377;?#21495;以及消耗大约2nW的功率)。在其它配置中,可以由例如芯片上振
荡器、晶体振荡器(利用压电材?#31995;?#25391;荡晶体的机械共振限定具有非常精确频率的电信号
的电子振荡器电路)或者?#39759;?#20854;它合适的时钟源产生初始时?#26377;?#21495;。时钟电路1105还包括
PTAT电流源1110和时钟倍加器1130。PTAT电流源1110可以是为带隙电压基准电路1140供应
Vin的相同源。时钟倍加器1130用于使输出时?#26377;?#21495;的电压扫描?#27573;?#21152;倍以使带隙电压基准
电路1140中的开关能够通过如上面讨论的至少VBE的电压电平。应当注意,来自时钟倍加器
1130的输出时?#26377;?#21495;出现在两个不重叠时钟相位φ1和φ2中。

图12是根据实施例的图11所示的可以用于产生带隙基准电路的时?#26377;?#21495;的振荡
器的示意图示。在图12的示例中,振荡器由电流控制的环形振荡器电路1200表示。参照图
11-12,电流控制的环形振荡器1200使用来自PTAT源1110的电流。该电流随着温度而增大但
不随着Vin而改变。由于PTAT电流源1110的功率消耗随着Vin的增大而增大,因此电流控制的
环形振荡器1200的体系结构是这样的,时?#26377;?#21495;的频率随着Vin增大而降低以保持时钟电路
1105的功率消耗较低。这是由于电流控制的环形振荡器中一个反相器单元(TR0)的延迟?#19978;?br />列给出:


因此,环形振荡器的频?#35270;上?#21015;给出:


式(10)给出电流控制的环形振荡器的输出频率(f0)的表达式。上述式9和10中使
用的电流I0来自PTAT电流源(例如,图11中的PTAT电流源1110),其由于高电力供应?#31181;?#30456;
对于Vin保持恒定。由于电流控制的环形振荡器内的电流Ip相对于I0保持恒定,因此式(11)
示出了电流控制的环形振荡器的输出频率(f0)随着Vin增大而降低,这帮助带隙电压基准电
路的功率消耗相对于增大的Vin保持较低。

注意,如在图11-12中描述的电流控制的时钟源(通过使用环形振荡器和PTAT电流
源实现的)是迎合大?#27573;?#21464;化的Vin电压以降低或者限制功率消耗的满意选择。然而,如果在
一些配置中,诸如晶体振荡器、?#20302;?#26102;钟或者实时时钟的时钟源已经可用于其它应用的器
件芯片上,则可以通过使用这种现有内部时钟源代替如上所述产生带隙电压基准电路的时
钟源以降低总?#20302;?#21151;率。

如上所述,时钟电路发送与时钟相位φ1和φ2相关联的时?#26377;?#21495;,该时?#26377;?#21495;从
0V扫描至大于VBE的电压以使等于至少VBE的电压(高于Vin的电压)通过带隙基准电路(例如,
开关电容器电荷泵电路、基准产生电路等等)中的一组开关以产生期望带隙基准电压
(VREF)。这是由于闭合开关以通过电压涉及开关的晶体管的源极-漏极内的固有电压损耗。
从而,为了使VBE的电压通过开关,时?#26377;?#21495;必须扫描至大于VBE的电压值。否则,如果开关
(例如,NMOS开关)的栅极端子处的输入电压低于开关必须通过的电压值(或者电压电平),
则开关不能通过全电压(VBE)。因此,在一些实例中,由振荡器(例如,图11中的振荡器1120)
产生的时?#26377;?#21495;在发送至如下面更详细讨论的带隙基准电路之前经受信号提升或者提高
(例如,通过时钟倍加器)。

图13A-B是图4所示带隙基准电路的开关的实现的示意图示。图13A示出了与基极-
发射极电压箝位电路415(包括BJT Q1和电容器CL)电气连接的开关电容器电荷泵电路410。
图13B示出了与时钟相位信号φ2相关联的开关417中的一个的实现。使用传输栅极(包括晶
体管(金属氧化物场效应晶体管(MOSFET))MNS和MPS)实现开关417。在一些实施例中,电压
VBE2典型地由BJT Q1箝位在大约0.7-0.8V。在一些实施例中,以幅度Vin运行的时钟相位信号
φ2不能用于闭合开关417。在这种实施例中,时钟相位信号φ2摆动至至少2*Vin的幅度以使
传输栅极能够将端子电压VD?#23454;?#22320;传递到VBE2中(由于传输栅极内的晶体管MNS和MPS的源极-
漏极内的固有损耗)。因此,在这种实例中,实现时钟?#23545;?#30005;路以将从0摆动至Vin的时钟相位
信号转换成从0摆动至>VBE2(例如,在该示例中,2*Vin)的时钟相位信号。

图14A-C是根据实施例在实现时钟加倍?#38469;?#20197;在不同相位处产生从0摆动至2Vin的
时?#26377;?#21495;时涉及的步骤的示意图示。在时钟电路的时钟倍加器(例如,图11所示的时钟倍加
器1130)中实现如图14A-C所示的时钟?#23545;?#28041;及的步骤。图14A示出了可以产生不重叠时钟
相位信号的第一电路部分1410。在图14A中,第一电路部分1410?#26377;?#29255;上时钟接收具有输入
电压的时?#26377;?#21495;(例如,CLK)。第一电路部分1410产生具有最小电压(例如,0)和最大电压
(例如,Vin)的第一时钟相位信号(例如,p1)。类似地,第一电路部分1410还产生不与第一时
钟相位信号重叠以及具有最小电压(例如,0)和最大电压(例如,Vin)的第二时钟相位信号
(例如,p2)。换言之,第一电路部分产生从0摆动至Vin的两个不重叠信号。由于在信号p1具有
零幅度的?#39759;?#26102;间,信号p2具有Vin的幅度,因此信号p1和p2可以被看作不重叠。

信号p1和p2将用于使用如图14B所示的第二电路部分产生从Vin摆动至2Vin的新信
号。在图14B中,第二电路部分(在图14B中表示为两个子部分1430和1435)操作地耦合至第
一电路部分1410,其中第二电路部分1430和1435包括一组电容器和一组反相器,共同地配
置为输出第三时钟相位信号(例如,x1处表示的信号)和第四时钟相位信号(例如,x2处表示
的信号)。第三时钟相位信号(例如,x1)和第四时钟相位信号(例如,x2)各自具有大于第一时
钟相位信号的最小电压(例如,0)和第二时钟相位信号的最小电压(例如,0)的最小电压(例
如,Vin)。另外,第三时钟相位信号(x1)和第四时钟相位信号(x2)各自具有大于第一时钟相
位信号的最大电压(Vin)和第二时钟相位信号的最大电压(Vin)的最大电压(例如,2Vin)。在
图14B中,节点xb1(子部分1430所示)和节点xb2(子部分1435所示)是在Vin上运行的反相器的
输出以及因此节点xb1和xb2处的电压从0摆动至Vin。节点x1(在子部分1430中和节点x2(在子
部分1435中)通过二极管连接的NMOS晶体管连接至电容器。所使用的晶体管是低阈值电压
(LVT)晶体管,以及从而由于LVT晶体管具有高泄漏,因此在没有负载的情况下,节点x1和x2将
充电至Vin。此外,连接至节点x1和x2的电容器的下极板从0摆动至Vin。因此,这种电容器的上
极板将从Vin摆动至2Vin,产生图14B的图表中分别在x1处和在x2处表示的信号。

使用图14C所示第三电路部分将图14B中分别在x1处和在x2处表示的信号转换成可
以从0摆动至2*Vin的信号。在图14C中,第三电路部分(在图14C表示为两个子部分1450和
1455)操作地耦合至第二电路部分(在图14B中1430和1435)。第三电路部分1450和1455包括
一组晶体管,可以输出第五时钟相位信号(例如,表示为φ1)和第六时钟相位信号(例如,表
示为φ2)。此外,第五时钟相位信号(φ1)和第六时钟相位信号(φ2)各自具有基本?#31995;?#20110;
第一时钟相位信号的最小电压(0)和第二时钟相位信号的最小电压(0)的最小电压,以及第
五时钟相位信号(φ1)和第六时钟相位信号(φ2)各自具有基本?#31995;?#20110;第三时钟相位信号
(x1)的最大电压(2*Vin)和第四时钟相位信号(x2)的最大电压(2*Vin)的最大电压(2*Vin)。在
图14C中,在第三电路子部分1450中,当p1处的电压高时,x2处的电压也高,以及因此相位信
号(φ1)的净电压被下拉至接地。当p1处的电压为零时,x2处的电压低至Vin。此时,x1处的电
压在2*Vin处。此时,PMOS晶体管接通以及将x1电压电平传递至时钟相位信号φ1。因此,时钟
相位信号φ1从0摆动至2*Vin。类似地,时钟相位信号φ2还以如图14C中的图表所示的不重
叠方式从0摆动至2*Vin。

图15A-B呈现向带隙电压基准电路发送升压时钟相位信号的时钟倍加器电路的示
例的模拟的结果。图15A示出了信号p2(类似于图14A中的相位信号p2)随时间从0摆动至
400mV(即,从0摆动至Vin)。图15A还示出了信号x1(类似于图14B中的相位信号x1)随时间从
350mV摆动至750mV(即,大致从Vin摆动至2*Vin)。图15B示出了信号phi2(类似于图14C中的
相位信号φ2)随时间从0摆动至750mV(即,大致从Vin摆动至2*Vin)。

参照图3、4和14,在带隙电压基准电路?#20302;?#30340;一些配置中,第一开关电容器电荷泵
(例如,图4中的开关电容器电荷泵410)(或者仅仅第一电荷泵)操作地耦合至时钟电路(例
如,图3中的时钟电路335)和带隙基准电路的第一BJT(例如,图4中的BJT Q1)。在这种配置
中,第一开关电容器电荷泵可以接收第五时钟相位信号(例如,图14C中的时钟相位信号φ
1)和第六时钟相位信号(例如,图14C中的时钟相位信号φ2)以及输出驱动第一BJT(例如,
图4中的BJT Q1)的端子的电压。类似地,在这种配置中,第二开关电容器电荷泵(例如,图4
中的开关电容器电荷泵410)(或者仅仅第二电荷泵)操作地耦合至时钟电路(例如,图3中的
时钟电路335)和带隙基准电路的第二BJT(例如,图4中的BJT Q2)。在这种配置中,第二开关
电容器电荷泵可以接收第五时钟相位信号(例如,图14C中的时钟相位信号φ1)和第六时钟
相位信号(例如,图14C中的时钟相位信号φ2)以及输出驱动第一BJT(例如,图4中的BJT
Q1)的端子的电压。

还参照图3、4和14,时钟电路(例如,图3中的时钟电路335)将具有特定频率的时钟
信号发送至带隙电压基准电路(例如,图3中的带隙电压基准电路305)。在这种配置中,第一
开关电容器电荷泵(例如,图4中的开关电容器电荷泵410)(或者仅仅第一电荷泵)操作地耦
合至时钟电路(例如,图3中的时钟电路335)和带隙基准电路的第一BJT(例如,图4中的BJT
Q1)。在这种配置中,第一开关电容器电荷泵可以基于第五时钟相位信号(例如,图14C中的
时钟相位信号φ1)和第六时钟相位信号(例如,图14C中的时钟相位信号φ2)输出驱动第一
BJT的端子的电压(即,图4中的节点A处的电压),其中第五时钟相位信号和第六时钟相位信
号的频?#35270;?#31532;一BJT的输入电压(即,图4中的节点A处的电压)反向变化。类似地,在这种配
置中,第二开关电容器电荷泵(例如,图4中的开关电容器电荷泵410)(或者仅仅第二电荷
泵)操作地耦合至时钟电路(例如,图3中的时钟电路335)和带隙基准电路的第二BJT(例如,
图4中的BJT Q2)。在这种配置中,第二开关电容器电荷泵可以基于第五时钟相位信号(例
如,图14C中的时钟相位信号φ1)和第六时钟相位信号(例如,图14C中的时钟相位信号φ2)
输出驱动第二BJT的端子的电压(即,图4中的节点B处的电压),其中第五时钟相位信号和第
六时钟相位信号的频?#35270;?#31532;二BJT的输入电压(即,图4中的节点B处的电压)反向变化。

图16示出了根据实施例的整个带隙基准电路的带注释布局。图16所示的带隙电压
基准电路具有0.0264mm2的面积以及可以例如在商用体130nm互补金属-氧化物-半导体
(CMOS)工艺或者其它类型的合适?#38469;?#20013;实现。使用nMOS(或者n?#26723;繫OSFET)电容器和金属-
绝缘体-金属(MIM)电容器实现电容器。使用nMOS电容器实现VBE产生电路和VBE分数产生开
关电容器电路(参见图9中的电路)的负载电容器,而使用MIM电容器实现带隙输出产生(参
见图10中的电路)和ΔVBE?#23545;?#30005;路(参见图8中的电路)的负载电容器以避免下极板电容器
寄生效应。由于图16所示的带隙电压基准电路不使用大电阻器,因此如图16所示的带隙电
压基准电路的总面积显著地小于已知低功率带隙基准电路。图16所示的带隙电压基准电路
还在0.4V Vin下消耗19.2nW的功?#21097;?#27604;已知非工作循环带隙基准电路中使用的功率低一个
数量级。

由于带隙基准电路是开关电容器电路,因此带隙基准电路在启动时具有稳定时
间。图17是带隙基准电路在启动时的瞬时行为的示例的图形?#20801;尽?#22270;17示出了带隙基准电
路花费15毫秒稳定在0.8V Vin处。在0.4V处,稳定时间为90毫秒。稳定时间直接取决于时钟
频率和电力供应Vin。在一些配置中,带隙基准电路的稳定时间可以很大。在这种配置中,可
以实现带隙基准电路的快速启动模式。在这种配置中,在快速启动模式期间,使时钟频?#26102;?br />正常工作模式期间快几倍,这可以减少带隙基准电路的稳定时间。这可以在加电快速启动
模式期间完成,其中时钟源(例如,图3中的时钟电路335)的电流源增大几倍,其随后使时钟
频?#35797;?#22823;。可以在快速启动模式中使用在启动带隙基准电路期间的20μs的稳定时间。

在-20℃至100℃的温度?#27573;?#20013;验证带隙基准电路的实施例的正确功能。尽管该范
围对于预期的ULP应用相当大,但是当与已知现有?#38469;?#24102;隙基准电路相比,带隙基准电路在
该?#27573;?#20013;的性能是相关的。图18示出了对于-20℃至100℃的温度?#27573;?#30340;带隙基准电路输出
的实施例的模拟变化。带隙基准电路可以提供500mV的输出电压以及输出电压在120℃的温
度变化上变化3mV,从而实现50ppm/℃的性能。如图20所示这种带隙基准电路随着温度的性
能与已知?#38469;?#30456;符以及可以在较高输出电压(即,>500mV的输出电压)处实现改进性能。

图19呈?#33267;?#31034;出关于工艺和不匹配变化的带隙基准输出的变化的示例的蒙特卡
洛模拟的结果。图19示出了带隙基准电路的未调整输出,其中输出实现508mV的平均数(μ)
以及5mv的标准偏差(σ)。带隙基准电路的未调整输出还示出了<3%的3?#20918;?#21270;。可以通过使
用开关电容器电路(参见图8-10)中使用的电容器调整带隙输出以产生带隙基准输出的合
?#39135;?#37327;来减少图19所示输出(电压)中的变化。

图20呈?#33267;?#31034;出关于随输入电压(Vin)的变化的带隙基准电压的变化的示例的模
拟结果。图20示出了来自两个不同源(即,外部时钟和芯片上时钟)的输入电压(Vin)的变化。
图20示出?#35828;?#22806;部恒定时钟源用于传送Vin时带隙基准电压变化大致4%,以及当芯片上时
钟用于传送Vin时带隙基准电压变化大致2%。因此,目前为止如本说明书中讨论的使用芯片
上时钟使带隙基准电路输出方差减小大致50%。

本文讨论的带隙基准电路通过0.4V的最小输入电压进行工作,从而比已知带隙基
准电路提高超过两倍。所提出的带隙基准电路的功率消耗为19.2nW,其比在已知带隙基准
电路中没有工作循环的情况下实现的低超过九倍。已知带隙基准电路典型地通过在电容器
?#38553;?#22522;准电压进行采样(通过周期性地接通和关断电容器)以实现170nW的低功率。还可以
?#21592;?#25991;描述的一个或者多个带隙基准电路实施例施加工作循环以进一步降低功率。由于体
系结构不使用已知体系结构典型使用的外部电流源,因此在本文描述的一个或者多个带隙
基准电路实施例中,电力供应变化可以更高。由于不使用大电阻器,因此还实现带隙基准电
路的减小面积(0.0264mm2)。

注意,上面讨论的带隙基准电路中使用的BJT已经被示出为PNP BJT,仅作为示例,
而不是作为限制。在其它配置中,带隙基准电路中使用的BJT可以是一个或者多个NPN BJT。
在这种配置中(即,在使用一个或者多个NPN BJT期间),带隙基准电路可以使用低于NPN
BJT的基极-发射极电压(VBE)的输入(供应)电压产生温度不敏感的带隙基准电压(VREF)。注
意,术语基极-发射极电压(VBE)旨在覆盖NPN BJT的基极-发射极电压和PNP BJT的发射极-
基极电压。可以使用PNP BJT以及NPN BJT两者实现目前为止描述的带隙基准电路。此外,可
以使用CMOS工艺制造使用PNP BJT的带隙基准电路,以及可以使用biCMOS或者其它工艺制
造使用NPN BJT的带隙基准电路。

尽管上面已经描述了各种实施例,但是应当理解,它们仅仅通过示例的方式而不
是通过限制的方式给出。其中上面描述的方法指示以特定顺序发生的特定事件,特定事件
的顺序可以修改。另外,在可能时可以在并行工序中同时执行特定事件以及如上所述顺序
地执行特定事件。同样地,各种图形可以描绘本发明的示例体系结构或者其它配置,其被完
成以帮助理解可以包括在本发明中的特征和功能。尽管本发明不局限于图示示例体系结构
或者配置,但可以使用各种替换体系结构和配置来实现。另外,尽管上面关于各种示例性实
施例和实现?#21592;?#21457;明进行了描述,但是应当理解单个实施例中的一个或者多个中描述的各
种特征和功能不限于对与它们一起描述的具体实施例的适用性,但是作为替代,可以单独
地或者以某种组合应用于本发明的其它实施例中的一个或者多个,不管是否描述了这种实
施例以及不管这种特征是否被提供为所述实施例的一部分。因此,本发明的广度和?#27573;?#19981;
应该被上面描述的示例性实施例中的?#39759;?#19968;个所限制。

关于本文
本文标题:用于低输入电压带隙基准体系结构和电路的方法和装置.pdf
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