平码五不中公式规律
  • / 30
  • 下载费用:30 金币  

在非易失性存储器系统中基于用电量的节流命令执行.pdf

关 键 ?#21097;?/dt>
非易失性存储器 系统 基于 用电量 节流 命令 执行
  专利查询网所有资源均是用户自行上传分享,仅供网友学习交流,未经上传用户书面授权,请勿作他用。
摘要
申请专利号:

CN201580023274.5

申请日:

2015.04.23

公开号:

CN106662979A

公开日:

2017.05.10

当前法律状态:

实审

?#34892;?#24615;:

审中

法?#19978;?#24773;: 实质审查的生效IPC(主分类):G06F 3/06申请日:20150423|||公开
IPC分类号: G06F3/06; G06F1/32 主分类号: G06F3/06
申请人: 桑迪士克科技有限责任公司
发明人: R.W.埃利斯; J.M.希金斯; M.丹乔
地址: 美国得克萨斯州
优?#28909;ǎ?/td> 2014.04.29 US 61/985,923; 2014.12.16 US 14/572,619
专利代理机构: 北京市柳沈律师事务所 11105 代理人: 万里晴
PDF完整版下载: PDF下载
法律状态
申请(专利)号:

CN201580023274.5

授权公告号:

|||

法律状态公告日:

2017.06.06|||2017.05.10

法律状态类型:

实质审查的生效|||公开

摘要

一种在非易失性存储器系统中操作的方法,以用于根据减少由非易失性存储器系统的功率消耗的确定,延迟在相应等待时段期间在对应于非易失性存储器装置的不同的组的命令队列中的命令的执行。在一些实现方式中,用于在至少两个不同的组中的非易失性存储器装置的第一不同的组的相应等待时段与用于至少两个不同的组中的非易失性存储器装置的第二不同的组的相应等待时段至少部分非重叠。

权利要求书

1.一种在非易失性存储器系统中操作的方法,包含:
根据减少由所述非易失性存储器系统的功率消耗的确定,其中所述非易失性存储器系
统包括非易失性存储器装置的多个不同的组:
对于所述非易失性存储器装置的多个不同的组中的至少两个不同的组的每一个,在相
应等待时段期间延迟对应于非易失性存储器装置的所述不同的组的命令队列中的命令的
执行;
其中用于所述至少两个不同的组中的非易失性存储器装置的第一不同的组的所述相
应等待时段与用于所述至少两个不同的组中的非易失性存储器装置的第二不同的组的所
述相应等待时段至少部分非重叠。
2.如权利要求1所述的方法,其中所述非易失性存储器装置的多个不同的组的每一个
包括包含相应的通道控制器的存储器通道,并且对应于所述存储器通道中的非易失性存储
器装置的所述不同的组的命令队列包括用于所述存储器通道的命令队列。
3.如权利要求2所述的方法,其中用于各个存储器通道的通道控制器根据由所述通道
控制器接收的外部信号确定是否延迟在用于所述各个存储器的命令队列中的命令的执行。
4.如权利要求1所述的方法,其中所述非易失性存储器系统包括M个存储器通道,每个
存储器通道包含具有相应的命令队列的非易失性存储器装置的不同的组,所述方法包括:
在M个不同的交错的开始时间处重新启动所述M个存储器通道的命令队列中的命令的
执行,其中M是大于1的整数。
5.如权利要求4所述的方法,其中M个存储器通道的每个存储器通道还包括通道控制
器,该通道控制器被配置为接收外部信号并且根据所述外部信号延迟对应于所述存储器通
道的命令队列中的命令的执行。
6.如权利要求4所述的方法,其中所述M个不同的交错的开始时间的每一个对应于用于
相应的存储器通道的等待时段的结束,其中用于所述M个存储器通道的等待时段具有对应
于所述M个不同的开始时间的交错的结束时间。
7.如权利要求1所述的方法,其中所述非易失性存储器系统包括M个存储器通道,其中M
是大于1的整数,每个存储器通道包含具有相应的命令队列和等待时段的非易失性存储器
装置的不同的组,其中用于M个存储器通道的每个存储器通道的所述等待时段根据对应于
所述存储器通道的优先级的占空比而重复。
8.如权利要求1所述的方法,其中所述非易失性存储器系统包括M个存储器通道,其中M
是大于1的整数,每个存储器通道包含具有相应的命令队列和等待时段的非易失性存储器
装置的不同的组,其中用于M个存储器通道的每个存储器通道的所述等待时段具有至少部
分基于所述相应的存储器通道的优先级的?#20013;?#26102;间。
9.如权利要求1-8的任一个所述的方法,包括:
获得对应于由子系统的功率消耗的功率测量,其中所述子系统包括所述非易失性存储
器装置的多个不同的组;以及
根据所述获得的功率测量和一个或多个功率阈值作出所述确定以减少由非易失性存
储器系统的功率消耗。
10.如权利要求9所述的方法,其中所述功率测量是由所述子系统的瞬时功率消耗的测
量。
11.如权利要求9所述的方法,其中根据功率测量频率获得所述功率测量。
12.如权利要求9所述的方法,其中所述功率测量从所述非易失性存储器系统的外部的
装置接收。
13.如权利要求1所述的方法,包括,?#21152;?#22312;对应于所述非易失性存储器装置的多个不
同的组中的非易失性存储器装置的不同的组的各个命令队列中的延迟的命令的执行。
14.如权利要求13所述的方法,其中?#21152;?#22312;所述各个命令队列中的延迟的命令的执行
至少部分基于非易失性存储器装置的所述相应的不同的组的优先级。
15.如权利要求13所述的方法,其中?#21152;?#22312;所述各个命令队列中的延迟的命令的执行
至少部分基于所述各个命令队列中的命令的一个或多个的优先级。
16.一种存储器系统,包含:
非易失性存储器装置的多个不同的组;
执行延迟构件,对于所述非易失性存储器装置的多个不同的组中的至少两个不同的组
的每一个,用于在相应等待时段期间延迟对应于非易失性存储器装置的所述不同的组的命
令队列中的命令的执行;以及
构件,用于根据减少由所述存储器系统的功率消耗的确定使能所述执行延迟构件;
其中用于所述至少两个不同的组中的非易失性存储器装置的第一不同的组的所述相
应等待时段与用于所述至少两个不同的组中的非易失性存储器装置的第二不同的组的所
述相应等待时段至少部分非重叠。
17.如权利要求16所述的存储器系统,还被配置为根据权利要求2-15的任一个所述的
方法操作。
18.一种存储器系统,包含:
非易失性存储器装置的多个不同的组;
多个通道控制器,每个通道控制器对应于所述非易失性存储器装置的多个不同的组的
各个组,每个通道控制器被配置为在相应等待时段期间延迟对应于非易失性存储器装置的
所述不同的组的命令队列中的命令的执行;以及
设备,用于确定用于所述非易失性存储器装置的多个不同的组的每一个的等待时段,
其中用于所述至少两个不同的组中的非易失性存储器装置的第一不同的组的所述相应等
待时段与用于所述至少两个不同的组中的非易失性存储器装置的第二不同的组的所述相
应等待时段至少部分非重叠。
19.如权利要求18所述的存储器系统,其中所述非易失性存储器装置的多个不同的组
的每一个包括包含相应的通道控制器的存储器通道,并且对应于所述存储器通道中的非易
失性存储器装置的所述不同的组的命令队列包括用于所述存储器通道的命令队列。
20.如权利要求19所述的存储器系统,其中用于各个存储器通道的通道控制器被配置
为根据由所述通道控制器接收的外部信号延迟用于所述各个存储器通道的命令队列中的
命令的执行。
21.如权利要求18所述的存储器系统,其中所述存储器系统包括M个存储器通道,每个
存储器通道包含具有相应的命令队列的非易失性存储器装置的不同的组,并且用于确定用
于所述非易失性存储器装置的多个不同的组的每一个的等待时段的所述设备,被配置为在
M个不同的交错的开始时间处重新启动所述M个存储器通道的命令队列中的命令的执行,其
中M是大于1的整数。
22.如权利要求21所述的存储器系统,其中M个存储器通道的每个存储器通道还包括通
道控制器,该通道控制器被配置为接收外部信号并且根据所述外部信号延迟对应于所述存
储器通道的命令队列中的命令的执行。
23.如权利要求18所述的存储器系统,还被配置为根据权利要求2-15的任一个所述的
方法操作。

说明书

在非易失性存储器系统中基于用电量的节流命令执行

技术领域

公开的实施例一般地涉及储存控制器系统,并且具体地涉及储存系统中基于用电
量的节流命令执行。

背景技术

半导体储存装置通常被用于储存和管理用于电子装置的数据。传统的非易失性数
据储存装置在闪速存储器的存储器单元中将数据储存为电气值,其中闪速存储器控制器一
般地具有在储存的多个存储器通道之上管理数据业务的任务。

数据储存装置中的数据业务一般通过闪速命令的执行来进行。为促进该过程,通
常用帮助优化在多个存储器通道之?#31995;?#21629;令执行的命令队列来构建闪速存储器控制器。但
是,在多个存储器通道之上并行执行的命令可能导致功率消耗中的尖峰(spike)。

发明内容

在所附权利要求的?#27573;?#20013;的系统、方法和装置的各种实现方式的每一个具有几个
方面,没有其单独的一个为这里所述的属性负全部的责任。在不限制所附权利要求的?#27573;?br />的情况下,在考虑本公开之后,并且特别是在考虑名称为“具体实施方式”的章节之后,人们
将理解各种实施方式的方面将如何被用于在非易失性存储器系统中基于用电量节流命令
执行。在一个方面中,对应于一组非易失性存储器装置的命令队列中的命令的执行根据减
少功率消耗的决定而被延迟。

附图说明

使得本公开可以被更加详细地理解,可以通过参考各种实现方式的特征而获得具
体的说明,其中的一些在附图中示出。但是,附图仅示出本公开的更加显著的特征并且因此
不应被认为是限制性的,因为该说明可能具有其他?#34892;?#29305;征。

图1是示出根据一些实施例的数据储存系统的实现方式的框图。

图2是示出根据一些实施例的存储器通道、用电量监控器和交错等待逻辑
(staggered wait logic)的实现方式的框图。

图3A是示出根据一些实施例的用电量监控器和交错等待逻辑的实现方式的框图。

图3B是根据一些实施例的对应于多个存储器通道的多个等待使能信号的预示性
示意图。

图4是示出根据一些实施例的命令延迟模块的操作的流程图表示。

图5A-5E示出了根据一些实施例的命令队列中的命令的延迟执行的方法的流程图
表示。

根据惯例附图中示出的各种特征可能未按比例绘制。相应地,为了清晰,各种特性
的大小可以?#25105;?#22320;扩大或减小。此外,一些附图可能没有绘制给定系统、方法或装置的所有
组件。最后,贯穿说明书?#36879;?#22270;,相似的参考标号可以被用于表示相似的特性。

具体实施方式

这里所述的各种实现方式包括系统、方法和/或装置被用于基于用电量使能非易
失性存储器系统中的命令执行的节流。一些实现方式包括系统、方法和/或装置以延迟命令
队列中的命令的执行。

更具体地,一些实现方式包括在非易失性存储器系统中操作的方法,所述非易失
性存储器系统包括非易失性存储器装置的多个不同的组。方法还包括,根据减少由所述非
易失性存储器系统的功率消耗的确定,在相应等待时段期间延迟对应于非易失性存储器装
置的所述不同的组的命令队列中的命令的执行。在一些实现方式中,用于所述至少两个不
同的组中的非易失性存储器装置的第一不同的组的相应等待时段与用于所述至少两个不
同的组中的非易失性存储器装置的第二不同的组的所述相应等待时段至少部分非重叠。

在一些实施例中,所述非易失性存储器装置的多个不同的组的每一个包括存储器
通道和相应的通道控制器,并且对应于所述存储器通道中的非易失性存储器装置的所述不
同的组的命令队列包括用于所述存储器通道的命令队列。

在一些实施例中,用于各个存储器通道的通道控制器根据由所述通道控制器接收
的外部信号来确定是否延迟用于所述各个存储器通道的命令队列中的命令的执行。

在一些实施例中,非易失性存储器系统包括M个存储器通道,其中M是大于1的整
数,每个存储器通道包含具有相应的命令队列和等待时段的非易失性存储器装置的不同的
组。

在一些实现方式中,用于M个存储器通道的每个存储器通道的等待时段根据对应
于所述存储器通道的优先级的占空比(duty cycle,或占?#25214;?#25968;)。

在一些实现方式中,用于M个存储器通道的每个存储器通道的等待时段具有至少
部分基于所述相应的存储器通道的优先级的?#20013;?#26102;间。

在一些实施例中,获得对应于由子系统的功率消耗的功率测量,其中所述子系统
包括所述非易失性存储器装置的多个不同的组。在一些实现方式中,功率测量是由子系统
的瞬时功率消耗的测量。此外,在一些实现方式中,功率测量从所述非易失性存储器系统的
外部的装置接收。在一些实现方式中,功率测量根据功率测量频率获得。

在一些实施例中,根据获得的功率测量和一个或多个功率阈值作出减少由非易失
性存储器系统的功率消耗的决定。

在一些实施例中,在M个不同的交错的开始时间处在M个存储器通道的命令队列中
重新启动命令的执行,其中M是大于1的整数。此外,在一些实现方式中,非易失性存储器系
统包括M个存储器通道,每个存储器通道包含具有相应的命令队列的非易失性存储器装置
的不同的组。在一些实现方式中,M个存储器通道的每个存储器通道还包括通道控制器,该
通道控制器被配置为接收外部信号、并且根据所述外部信号延迟对应于所述存储器通道的
命令队列中的命令的执行。在一些实现方式中,M个不同的交错的开始时间的每一个对应于
用于相应的存储器通道的等待时段的结束,其中用于所述M个存储器通道的等待时段具有
对应于所述M个不同的开始时间的交错的结束时间。

可选地,在一些实施例中,对于非易失性存储器装置的不同的组中的一个或多个,
各个命令队列中的延迟的命令的执行被?#21152;?overridden)。在一些实现方式中,?#21152;?#21508;个
命令队列中的延迟的命令的执行至少部分基于非易失性存储器装置的所述相应的不同的
组的优先级。此外,在一些实现方式中,?#21152;?#21508;个命令队列中的延迟的命令的执行至少部分
基于所述各个命令队列中的命令的一个或多个的优先级。

在另一方面中,存储器系统包括(a)非易失性存储器装置的多个不同的组;(b)执
行延迟构件(means),对于所述非易失性存储器装置的多个不同的组中的至少两个不同的
组的每一个,用于在相应等待时段期间延迟对应于非易失性存储器装置的所述不同的组的
命令队列中的命令的执行;以及(c)构件,用于根据减少由所述存储器系统的功率消耗的确
定使能所述执行延迟构件,其中用于所述至少两个不同的组中的非易失性存储器装置的第
一不同的组的所述相应等待时段与用于所述至少两个不同的组中的非易失性存储器装置
的第二不同的组的所述相应等待时段至少部分非重叠。

在又一方面中,存储器系统包括(a)非易失性存储器装置的多个不同的组;(b)多
个通道控制器,每个通道控制器对应于所述非易失性存储器装置的多个不同的组的各个
组,每个通道控制器被配置为在相应等待时段期间延迟对应于非易失性存储器装置的所述
不同的组的命令队列中的命令的执行;以及(c)设备,用于确定用于所述非易失性存储器装
置的多个不同的组的每一个的等待时段,其中用于所述至少两个不同的组中的非易失性存
储器装置的第一不同的组的所述相应等待时段与用于所述至少两个不同的组中的非易失
性存储器装置的第二不同的组的所述相应等待时段至少部分非重叠。

在又一方面中,非瞬时性计算机可读储存介质储存由储存装置的一个或多个处理
器执行的一个或多个程序,该装置具有多个控制器,所述一个或多个程序包括用于进行这
里所述的任何一个方法的指令。

在这里描述许多细节以便于提供对在附图中示出的示例实现方式的透彻理解。但
是,可以不需要许多特定细节而实施一些实施例,并且权利要求的?#27573;?#20165;由在权利要求中
特别记述的那些特性和方面限制。此外,没有以详尽的细节描述已知的方法、组件和电路,
以便不必要地混淆这里所述的实现方式的更加相关的方面。

图1是示出根据一些实施例的数据储存系统100的实现方式的框图。尽管示出了一
些示例特征,但是为了简洁并且不至于混淆这里所公开的示例实现方式的更加显著的方面
而没有示出各种其它特征。为此,作为非限制性示例,数据储存系统100包括储存装置120
(有时也被称为信息储存装置或数据储存装置或存储器装置),其包括主机接口122、用电量
监控器和交错等待逻辑124、储存控制器128、一个或多个非易失性存储器(NVM)控制器
130——诸如闪速控制器以及非易失性存储器(例如,一个或多个NVM装置140、142诸如——
一个或多个闪速存储器装置),并被用于与计算机系统110连接。在一些实现方式中,储存装
置120包括单个NVM装置,而在其它实现方式中储存装置120包括多个NVM装置。在一些实现
方式中,NVM装置140、142包括NAND-型闪速存储器或NOR-型闪速存储器。此外,在一些实现
方式中,NVM控制器130是固态驱动(SSD)控制器。但是,可以根据多种实现方式的方面包括
一个或多个其它类型的储存介质。

计算机系统110通过数据连接101耦接到储存装置120。但是,在一些实现方式中,
计算机系统110包括储存装置120作为组件和/或子系统。计算机系统110可以是任何合适的
计算机装置,诸如个人计算机、工作?#23613;?#35745;算机服务器或任何其它计算装置。计算机系统110
有时被称为主机或主机系统。在一些实现方式中,计算机系统110包括一个或多个处理器、
一个或多个类型的存储器,可选地包括显示器和/或其它用户接口组件,诸如键盘、触摸屏、
鼠标、触控板、数码相机和/或任何数量的补充装置以添加功能。此外,在一些实现方式中,
计算机系统110将在控制线111?#31995;?#19968;个或多个主机命令(例如,读取命令和/或写入命令)
发送到储存装置120。在一些实现方式中,计算机系统110是服务器系统——诸如数据中心
中的服务器系统,并且不具有显示器和其它用户接口组件。

在一些实现方式中,储存装置120包括NVM装置140、142——诸如闪速存储器装置
(例如,NVM装置140-1到140-n和NVM装置142-1到142-k)以及NVM控制器130(例如,NVM控制
器130-1到130-M)。另一方面来看,储存装置120包括M个存储器通道,其每一个具有NVM控制
器130和耦接到NVM控制器130的一组NVM装置140或142,其中M是大于1的整数。但是,在一些
实施例中,两个或多个存储器通道共享NVM控制器130。在任一示例中,每个存储器通道具有
其自己的不同的组的NVM装置140或142。在非限制性示例中,在传统的储存装置中的存储器
通道的数量为8、16或32。在另一非限制性示例中,每个存储器通道的NVM装置140或142的数
量通常为8、16、32或64。此外,在一些实现方式中,NVM装置140/142的数量在不同的存储器
通道中而不同。

在一些实现方式中,每个NVM控制器130包括一个或多个处理单元(有时也被称为
CPU或处理器或微处理器或微控制器),被配置为执行一个或多个程序(例如,储存在NVM控
制器130中的存储器中)中的指令。在一些实现方式中,NVM控制器130的每个NVM控制器包括
一个或多个处理单元(有时也被称为CPU或处理器或微处理器或微控制器),被配置为执行
一个或多个程序(例如,在NVM控制器130中)中的指令。在一些实施例中,一个或多个处理器
由在NVM控制器130的功能中的,并且在一些情况中,超过NVM控制器130的功能的一个或多
个组件共享。NVM装置140、142通过连接耦接到NVM控制器130,该连接通常传?#32479;?#20102;数据以
外的命令,并?#39029;私?#20648;存在NVM装置140、142中的数据值和从NVM装置140、142读取的数据
值以外,可选地传送元数据、误差校正信息和/或其它信息。

在一些实施例中,储存装置120被配置为适用于诸如云计算的应用的企业贮存,或
用于缓存储存在(或将被储存在)诸如硬盘驱动的二级储存中的数据。在一些其它实施例
中,储存装置120被配置以用于相对较小尺寸的应用——诸如个人闪速驱动或者个人、膝上
型和平板计算机的硬盘替换。尽管闪速存储器装置和闪速控制器在这里被用作示例,在一
些实施例中储存装置120包括(一个或多个)其它非易失性存储器装置和(一个或多个)相应
的非易失性储存控制器。

此外,在一些实现方式中,NVM控制器130的每一个包括一个或多个命令队列150、
命令延迟逻辑152和命令执行器154。

在一些实现方式中,各个NVM控制器130中的命令队列150被用于保持命令等待由
耦接到各个NVM控制器130的一组NVM装置140或142执行。各个命令队列150,当不为空时,包
含一个或多个命令,该一个或多个命令对应于读取、写入和/或擦除操作以用于从相应组的
NVM装置(例如,NVM装置140或142)读取数据、将数据写入到相应组的NVM装置(例如,NVM装
置140或142)或者从相应组的NVM装置(例如,NVM装置140或142)擦除数据。在一些实现方式
中,命令队列150中的命令包括从计算机系统110接收的主机命令。一组NVM装置140(例如,
NVM装置140-1到140-n)和相应的NVM控制器130(例如,NVM控制器130-1)的组合有时被称为
存储器通道(例如,存储器通道i,图2)。储存装置120可以包括与不同的组的NVM装置一样多
的存储器通道,其中命令可以通过一组NVM控制器被并行地分派到NVM装置。

命令延迟逻辑152耦接到命令队列150,并且包括用于确定是否延迟一个或多个命
令队列150中的命令的执行的逻辑。在一些实现方式中,命令延迟逻辑152根据从用电量监
控器和交错等待逻辑124接收的一个或多个外部信号(例如,Ch 1延迟信号308,图3A)延迟
命令队列150中的命令的执行。在一些实现方式中,各个存储器通道中的命令延迟逻辑152
通过由用于该存储器通道的NVM控制器130执行的一个或多个程序中的一组指令实现。在一
些实现方式中,各个存储器通道中的130-M,命令执行器154将来自命令队列150的命令分派
到在该存储器通道中的NVM装置140或142,并且命令延迟逻辑152延迟将来自命令队列150
的命令分派到存储器通道中的NVM装置140或142。

在一些实现方式中,用电量监控器和交错等待逻辑124耦接到NVM控制器130并且
将一个或多个外部信号(例如,Ch 1延迟信号308,图3A)提供到NVM控制器130。在一些实现
方式中,用电量监控器和交错等待逻辑124包括用于测量和监控由储存装置120或由储存装
置120的子系统的功率消耗的电路(例如,功率监控器310和功率阈?#24403;?#36739;模块312,图3A)。
在一个示例中,其功率被监控的子系统包括储存装置120的所有的存储器通道(例如,由NVM
控制器控制的所有的NVM控制器130和所有的NVM装置140、142),并且在另一示例中,其功率
被监控的子系统包括储存装置120的存储器通道中的所有的NVM装置140、142,但是没有NVM
控制器130、储存控制器128和主机接口122。在下面参考图3A和3B描述用电量监控器和交错
等待逻辑124的各种实施例。

在一些实现方式中,命令执行器154被配置为延迟和/或重新启动命令队列150中
的命令的执行。在一些实现方式中,延迟和/或重新启动命令的执行根据命令延迟逻辑152
的输出。

在一些实现方式中,储存装置120还包括主机接口122、用电量监控器和交错等待
逻辑124和储存控制器128的一个或多个。可选地,储存装置120包括为了简洁并且不至于混
淆这里所公开的示例实现方式的更加显著的特征而没有示出的各种额外的特征,并且特征
的不同的布置是可能的。主机接口122通过数据连接101将接口提供到计算机系统110。

储存控制器128耦接到主机接口122和NVM控制器130。在一些实现方式中,在写入
操作期间,储存控制器128从计算机系统110通过主机接口122接收数据并且在读取操作期
间,储存控制器128通过主机接口122将数据发送到计算机系统110。此外,主机接口122提供
在储存控制器128和计算机系统110之间通信所需要的额外的数据、信号、电压和/或其它信
息。在一些实现方式中,储存控制器128和主机接口122使用定义的接口标准以用于通
信——诸如双数据率类型三同步动态随机存取存储器(DDR3)。在一些实现方式中,储存控
制器128和NVM控制器130使用定义的接口标准以用于通信,诸如序列高级技术附接(SATA)。
在一些其它实施例中,储存控制器128所使用与NVM控制器130通信的装置接口是SAS(序列
附接SCSI),或其它储存接口。在一些实施例中,储存控制器128包括一个或多个处理单元
(有时也被称为CPU或处理器或微处理器或微控制器)被配置为执行一个或多个程序中的指
令(例如,在储存控制器128中)。在一些实现方式中,一个或多个处理器由在储存控制器128
的功能中的,并且在一些情况中,超过储存控制器128的功能的一个或多个组件共享。

图2是示出根据一些实施例的存储器通道、存储器通道i和用电量监控器和交错等
待逻辑124的实现方式的框图。在一些实施例中,存储器通道i包括NVM控制器130-i、NVM装
置140-1到140-n、一个或多个处理器(有时也被称为CPU或处理单元或微处理器或微控制
器)202以用于执行储存在存储器206中的模块、程序和/或指令,并且从而进行处理操作,存
储器206和一个或多个通信总线208用于互联这些组件。但是,在一些其它实施例中,以下描
述的如由(一个或多个)处理器202进行的一个或多个功能相反由储存控制器128进行。

通信总线208可选地包括互连并且控制系统组件之间的通信的电路(有时被称为
芯片集)。用电量监控器和交错等待逻辑124耦接到NVM控制器130,如在下面更加详细地讨
论的。130-M

用电量监控器和交错等待逻辑124耦接到NVM控制器130并且将控制信号(例如,Ch
1延迟信号308,图3A)提供到NVM控制器130。控制信号在这里有时被称为外部信号(从单个
NVM控制器130的角度来说)或者命令执行延迟信号。在下面参考图3A和3B描述用电量监控
器和交错等待逻辑124的各种实施例。

存储器206包括高速随机存取存储器,诸如DRAM、SRAM、DDRRAM或其它随机存取固
态存储器装置,并且可以包括非易失性存储器,诸如磁盘储存装置、光盘储存装置、闪速存
储器装置或其它非易失性固态储存装置的一个或多个。存储器206可选地包括位于?#29420;?一
个或多个)处理器202的一个或多个储存装置。存储器206,或可替换地在存储器206中的(一
个或多个)非易失性存储器装置,包括非瞬时性计算机可读储存介质。在一些实施例中,存
储器206或者存储器206的计算机可读储存介质储存以下程序、模块和数据结构或其子集:

接口模块210,其用于处理与储存控制器128的通信;

命令队列212,储存对应于各种操作的命令(例如,读取、写入和擦除),当执行该命
令时,对保持在NVM装置140或142中的数据操作;在一些实施例中,各个存储器通道具有多
于一个命令队列212;

命令延迟模块214,其根据由用电量监控器和交错等待逻辑124产生的一个或多个
信号确定是否延迟一个或多个命令队列(例如,命令队列212)中的命令的执行;

命令执行模块216,将来自一个或多个命令队列(例如,命令队列212)的命令分派
到存储器通道i中的NVM装置140以用于执行;命令延迟模块214确定何时推迟以及何时恢复
命令执行模块216的操作;以及

可选地,用于存储器通道i的模式和/或配置设置218;例如,在一些实施例中,模式
和/或配置设置218包括指示命令延迟是否被使能以用于存储器通道i的设置(例如,称为
“命令延迟使能”的设置);在另一示例中,在一些实施例中,模式和/或配置设置218包括指
示存储器通道i是高优先级存储器通道的设置(例如,称为“高优先级通道”的设置),在该情
况中,不使能用于存储器通道i的命令延迟。在一些实施例中,根据从主机计算机110接收的
命令设置模式和/或配置设置218中的一个或多个值。

在一些实施例中,存储器206或者存储器206的计算机可读储存介质还储存用于配
置NVM控制器130-i的配置模块。在一些实施例中,当?#31995;?#24182;?#19994;?#37325;置时,配置模块根据存储
器通道i的组件(例如,存储器通道i中非易失性存储器组件的类型)和/或储存装置120和/
或包括储存装置120的数据储存系统100的特征,自动地设置NVM控制器130-i的一个或多个
配置参数的值。

上述标识的元件(element)的每一个可以被贮存在之前提到的存储器装置的一个
或多个中,并且对应于用于进行上述功能的指令集。上述识别的模块或程序(即,指令集)不
一定实现为单独的软件程序、规程或模块,并且从而这些模块的各种子集可以被组合或者
在各种实施例中另外地重新布置。在一些实施例中,存储器206可以储存以上识别的模块和
数据结构的子集。此外,存储器206可以贮存以上未描述的额外的模块和数据结构。在一些
实施例中,在一些实施例中,储存在存储器206或者存储器206的计算机可读储存介质中的
程序、模块和数据结构,提供用于实现通过各个存储器通道i或者在各个存储器通道i中进
行的参考图5A-5E在下面描述的方法的至少那些部分的指令。

尽管图2示出了存储器通道i,但是图2相比于这里所述的实施例的结构性示意更
倾向于作为可能出现在存储器通道中的各种特性的功能性描述。实践中,并且如由本领域
普通技术人员识别的,单独地示出的项目可以被组合并且一些项目可以分开。

尽管未在附图中示出,在一些实施例中储存控制器128包括一个或多个处理器(有
时被称为CPU,或微控制器)以及储存由一个或多个处理器执行的一个或多个程序的存储
器。在一些实现方式中,这些程序、当由储存控制器128的一个或多个处理器执行时,实现参
考图5A-5E在下面描述的方法的至少部分。在一些实施例中,由储存控制器128的一个或多
个处理器执行的一个或多个程序实现等待模式产生器302和/或通道延迟信号产生器304的
一个或多个功能。

图3A是示出根据一些实施例的用电量监控器和交错等待逻辑124的实现方式的框
图。尽管示出了一些示例特征,但是为了简洁并且不至于混淆这里所公开的示例实现方式
的更加显著的方面而没有示出各种其它特征。为此,作为非限制性示例,用电量监控器和交
错等待逻辑124包括功率监控器310、功率阈?#24403;?#36739;模块312、等待模式产生器302和可选地
包括通道延迟信号产生器304。在一些实施例中,外部信号由通道延迟信号产生器304产生,
其每一个由各个存储器通道的命令延迟模块214(图4)采样以确定是否延迟用于该各个存
储器通道(例如,Ch 1)的命令队列(例如,命令队列150)中的命令的执行。

在一些实施例中,功率监控器310获得对应于由储存装置120或储存装置120的子
系统的功率消耗的功率测量(例如,功率测量311)。在以上描述了其功率被监控的子系统的
示例。功率监控器310可选地使用电流传感器、电流到电压转换器、二极管和/或其它无源或
?#24615;?#32452;件的一个或多个实现以测量储存装置120及其组件的电气特征。可选地,功率监控器
310是储存装置120的外部的装置。此外,在一些实施例中,功率测量311是由子系统的瞬时
功率消耗(例如,储存装置120的存储器通道,包括存储器通道的NVM控制器130和NVM装置
140、142)的测量。额外地和/或可替换地,功率消耗311是平均功率的测量,等于在预定的时
间之?#31995;?#30001;子系统的总功率消耗(例如,10秒时段的之上每秒消耗的平均功率)。在一些实
现方式中,功率监控器310根据功率测量频率获得功率测量311(例如,每个1毫秒获得功率
测量311)。在一些实施例中,用电量监控器和交错等待逻辑124的时间特征被配置为防止在
延迟和重新启动各个存储器通道的命令队列中的命令的执行150/212之间的快速的翻转
(toggling)。

在一些实施例中,功率阈?#24403;?#36739;模块312根据获得的功率测量信号311和一个或多
个功率阈值作出确定以减少功率消耗(例如,通过输出或发布的功率超过阈值旗标(flag)
313)。在一些实施例中,功率阈值是对在预定的时间段(例如,具有在0.25秒和10秒之间的
预定的?#20013;?#26102;间的时间段)期间由储存装置120或储存装置120的子系统的瞬时功率消耗或
平均功率消耗的限制。具体地,在一些实施例中,功率阈?#24403;?#36739;模块312将一个或多个功率
测量(例如,功率测量311)与一个或多个功率阈?#24403;冉希?#24182;且如果功率测量311超过功率阈
值,则产生功率超过阈值旗标(flag)313。在一些实施例中,功率阈?#24403;?#36739;模块312还将第二
控制信号314输出到等待模式产生器302。在这样的实施例中,控制信号314指定将由等待模
式产生器302产生的等待使能信号的模式。例如,在一些实施例中,其中功率阈?#24403;?#36739;模块
312将功率测量311与两个或多个功率阈?#24403;冉希?#31532;二控制信号314对应于功率测量311超过
的最高的功率阈值,并且由等待模式产生器302产生的等待使能信号模式还对应于由功率
测量311超过的最高的功率阈值。在非限制性示例中,第二控制信号314确定在由等待模式
产生器302产生的等待使能信号中的等待时段320(图3B)的占空比,并且由第二控制信号
314指定的占空比当由功率测量311超过更高的功率阈值时高于当功率测量311仅超过?#31995;?br />功率阈值时。

在一些实现方式中,功率监控器310和功率阈?#24403;?#36739;模块312实现在主机系统110
中,储存装置120的外部,而等待模式产生器302实现在储存装置120中。在这样的实现方式
中,储存装置120接收由功率阈?#24403;?#36739;模块312产生的一个或多个控制信号(这里有时被称
为外部信号)——诸如功率超过阈值旗标313,以及可选的第二控制信号314。

等待模式产生器302产生等待使能信号306-1到306-M,并且在一些实施例中,等待
模式产生器302耦接到通道延迟信号产生器304的一个或多个逻辑栅极。可替换地,等待模
式产生器302耦接到在每一个存储器通道中的命令延迟逻辑152或命令延迟模块214,该存
储器通道被配置为基于由那些存储器通道接收的一个或多个“外部”信号延迟相应的命令
队列中的命令的执行。在一些实施例中,等待模式产生器302是居于储存控制器128中的电
路。在一些其它实施例中,等待模式产生器302通过由储存控制器128的一个或多个处理器
执行的一个或多个程序中的一组指令实现。

在一些实现方式中,产生的等待使能信号306的每一个对应于各个存储器通道(例
如,Ch 1、Ch 2,等),并且因此还对应于该存储器通道中的各个NVM控制器130和NVM装置。等
待使能信号的每一个在等待时段(例如,等待时段320,图3B)期间具?#24615;?#23450;的值(例如,逻辑
1值)。等待时段是如果已经做出确定以减少由储存装置120的功率消耗(例如,因为已经确
定功率测量311为超过功率阈值)、在该期间中相应的命令延迟模块214延迟相应的命令队
列150中命令的执行的时间。在一些实施例中,在等待时段期间的命令延迟可以被具?#24615;?#23450;
的高优先级的命令队列150中的命令?#21152;擰?br />

在一些实施例中,产生等待使能信号使得储存装置120的存储器通道(例如,Ch 1、
Ch 2)具有交错的开始时间(例如,322、326)。这个的示例在图3B中示出。每个开始时间对应
于用于相应的存储器通道的等待时段的结束(例如,等待时段320、324)。换句话说,用于存
储器通道的等待时段具有对应于不同的开始时间的交错的结束时间。开始时间(例如,开始
时间322)是在其处命令延迟模块(例如,命令延迟模块214)重启各个命令队列(例如,命令
队列150)中的命令的执行的时间。

在一些实施例中,用于NVM装置的第一不同的组(例如,第一存储器通道中的NVM装
置)的相应等待时段(例如,等待时段320)与用于NVM装置的第二不同的组(例如,第二存储
器通道中的NVM装置)的相应等待时段(例如,等待时段324)至少部分非重叠。通过产生等待
使能信号306使得相应等待时段(例如,等待时段320和324)部分非重叠,不同的存储器通道
的命令队列中的命令的执行以交错的方式延迟并且以交错的方式恢复。因此,在多个存储
器通道之上管理功率消耗并且减少了功率消耗尖峰。

在一些实施例中,(命令执行被延迟的一组两个或多个存储器通道中的)命令执行
被延迟的每个存储器通道在与命令执行被延迟的其它存储器通道不同的开始时间处恢复
执行。在图3B中示出的示例中,对于存储器通道1的开始时间不同于对于存储器通道2、3和4
的开始时间。在一些其它实施例中,两个或多个存储器通道可以具有用于恢复的命令的执
行的相同开始时间,而至少一个其它存储器通道具有用于在它们的各个命令队列中恢复命
令的执行的不同开始时间。

在一些实施例中,用于每个存储器通道的等待时段(例如,等待时段320)根据使得
没有一个存储器通道在持久的等待状态中的占空比而重复(即,(一个或多个)存储器通道
以轮转(rotating)的方式保持在等待状态中)。此外,在一些实施例中,用于每个存储器通
道的等待时段的占空比对应于存储器通道的优先级(例如,具有高优先级的存储器通道具
有以低于用于具有低优先级的另一存储器通道的等待时段的占空比的第一占空比而重复
的等待时段)。例如,如果存储器通道1被指定为高优先级存储器通道,则等待时段320(具有
10μs的?#20013;?#26102;间,例如)重复,并且在其命令队列150中的命令的执行每隔50μs被延迟一段
等待时段,而用于被指定为低优先级存储器通道的存储器通道2的等待时段324,每隔20μs
重复。在后一个示例中,存储器通道1的等待时段具有20%的占空比,而存储器通道2的等待
时段具有50%的占空比。

在一些实现方式中,用于存储器通道的等待时段(例如,等待时段320)具有至少部
分基于相应的存储器通道的优先级的?#20013;?#26102;间(例如,如果存储器通道是高优先级存储器
通道,则其相应的等待时段具有比另一?#31995;?#20248;先级存储器通道的等待时段更短的?#20013;?#26102;
间)。例如,高优先级存储器通道1的等待时段320具有5μs的?#20013;?#26102;间,而常规优先级存储器
通道2的等待时段324具有15μs的?#20013;?#26102;间。实际上,更长的等待时段?#20013;?#26102;间增加了延迟
命令的执行的时间。在一些实施例中,相应的存储器通道的等待时段的?#20013;?#26102;间和占空比
两者至少部分基于相应的存储器通道的优先级。例如,高优先级存储器通道1具有以低占空
比(例如,每50μs的5μs,这是10%的占空比)而重复的短的等待时段(例如,5μs),而常规优
先级存储器通道2具有以中等占空比(例如,每50μs的15μs,这是30%的占空比)而重复的较
长的等待时段(例如,15μs),使得相比于用于存储器通道2的,在存储器通道1的命令队列中
可以连续地执行更多的命令,并且这样命令的执行将延迟更短的时间段。

在一些实现方式中,相应的存储器通道的等待时段和占空比根据由功率测量311
超过的功率阈?#36947;?#35774;置,其中该功率测量311由功率阈?#24403;?#36739;模块312确定。例如,如果存在
两个或多个预定的功率阈值(例如,功率阈值A=3200毫瓦,并且功率阈值B=3600毫瓦),并
且功率测量311仅超过?#31995;?#30340;功率阈值A(例如,功率测量311为3225毫瓦),则用于每个存储
器通道的等待使能信号的等待时段和占空相比于功率阈值A和B两者被功率测量311超过的
情况来说更小。因此,当两者功率阈?#24403;?#21151;率测量311超过时,命令执行相比于仅功率阈值
的一个被超过时(例如,10%)将大幅度减少(例如,30%)。

在一些实施例中,基于存储器通道的数量以及每个存储器通道NVM装置的数量确
定功率阈值或阈值。例如,在一些实现方式中,使用每个通道200毫瓦的功率阈值,其中功率
测量基于仅由NVM装置而不是任何支持电路吸取的功率。在一些实施例中,诸如在储存装置
之外进行功率测量的实施例,基于整个储存装置的功率消耗来确定功率阈值或阈值。在一
些实现方式中,(多个)功率阈值的一个至少部分地基于由储存装置消耗的闲置功率(例如,
由控制器和其它支持电路消耗的3.0到3.5瓦特、而没有进行存储器读取、写入和擦除操作)
?#30001;?#27599;个存储器通道的功率消耗限制乘以存储器通道的数量的总和。此外,在一些实现方
式中,用于确定一个或多个的功率阈值的另一因素是主机系统110或其它系统可以提供到
储存装置120的功率量的物理限制。在一些实施例中,主机系统110关于可以向储存装置120
提供多少功率而具有尖峰功率限制?#32479;中?#30340;功率限制两者,并且在设置用于用电量监控器
和交错等待逻辑124的一个或多个功率阈值时考虑这些因素中的一个或两者。此外,在一些
实施例中,一个或多个功率阈值是固件可设置的,或者根据从主机系统110接收的一个或多
个命令而被实现为由储存控制器128储存的值。

在一些实施例中,通道延迟信号产生器304根据减少功率消耗(例如,产生功率超
过阈值旗标313)的确定和一个或多个产生的等待使能信号(例如,Ch 1等待使能306)来产
生一个或多个外部信号308(例如,Ch 1延迟信号308-1、Ch 2延迟信号308-2、…Ch M延迟信
号308-M)。更具体地,在一些实施例中,当等待使能信号(例如,Ch 1等待使能306)为高,并
且功率阈?#24403;?#36739;模块312已经产生功率超过阈值旗标313(即,功率测量311超过预定的功率
阈值)时,通道延迟信号产生器304用产生一个或多个外部信号的一个或多个“与”门来实
现。因此,例如,当产生功率超过阈值旗标313时,产生Ch 1延迟信号308-1作为外部信号以
用于延迟命令队列150中的命令的执行(即,当Ch 1等待使能306-1在其等待时段320中时)。
一个或多个外部信号由命令延迟模块214(例如,图4(400))采样,并且一个或多个存储器通
道(例如,Ch 1)的命令队列中的命令的执行(例如,命令队列150)被相应地延迟。

在一些实施例中,功率超过阈值旗标313被产生,并?#20918;恢?#25509;提供到等待模式产生
器302,其包含用于产生用于延迟命令的执行的一组通道延迟信号的逻辑,其中一个或多个
外部信号由命令延迟模块214采样。在这些实施例中,不需要通道延迟信号产生器304。此
外,在这些实施例中,如果储存装置120没有做出减少功率消耗的确定(例如,因为功率测量
311没有被确定为超过功率阈值),则不由等待模式产生器302产生用于延迟命令的执行的
外部信号。

在一些实现方式中,用电量监控器和交错等待逻辑124的一些或全部包括一个或
多个逻辑栅极、移位寄存器、时钟、触发器、反相器和/或其它逻辑元件,其中前述元件用晶
体管和其它?#24615;?#25110;无源电子组件来实现。

在一些实现方式中,通道延迟信号产生器304以由NVM控制器130执行的软件来实
现。更具体地,在一些实现方式中,用于各个存储器通道的NVM控制器130接收来自等待模式
产生器302的相应的等待使能信号,并?#19968;?#25509;收功率超过阈值旗标313,并且执行一个或多
个程序中的指令以组合这些信号并且从而产生用于该存储器通道的延迟信号或者等同的
控制值。

图3B是根据一些实施例的对应于多个存储器通道的多个等待使能信号的预示性
示意图。应注意的是,图3B中示出的各种时间段的长度不一定成比例;在一些实现方式中,
时间段的长度和等待时段的占空比可能实质上与图3B中示出的不同。

如图3B中所示,在一些实施例中,由等待模式产生器302产生的多个存储器通道的
等待使能信号306(例如,Ch 1等待使能306-1,Ch 2等待使能306-2),具有对应于用于相应
的存储器通道的等待时段的结束(例如,等待时段320、324)的交错的开始时间(例如,322、
326)。此外,如图3B中所示,在一些实施例中,用于在NVM装置的至少两个不同的组中的NVM
装置140的第一不同的组的相应等待时段(例如,等待时段320)与用于在至少两个不同的组
中的NVM装置的第二不同的组140的相应等待时段(例如,等待时段324)至少部分非重叠。

图4是示出根据一些实施例的用于各个存储器通道i的命令延迟模块214的操作的
流程图表示。如在图4中所示的,命令延迟模块214根据由存储器通道的控制器接收的一个
或多个外部信号确定是否延迟用于各个存储器通道i(例如,Ch 1)的命令队列中的命令的
执行(例如,命令队列150)。

在一些实施例中,用于存储器通道i的命令延迟模块214采样(400)通道i延迟信号
308-i,这里有时被称为外部信号,因为在一些实施例中,其由存储器通道外部的通道延迟
信号产生器304(图3A)提供。在一些实现方式中,命令延迟模块214采样由等待模式产生器
302产生的通道延迟信号(例如,在实现方式中,功率阈?#24403;?#36739;模块312的输出由等待模式产
生器302接收)。如上所述,在一些其它实施例中,在400采样的通道i延迟信号308-i由与包
括(或者执行)命令延迟模块214的相同的NVM控制器执行的程序产生。但是,在那些实施例
中,基于一个或多个外部信号——诸如通道i等待信号306-i和功率超过阈值旗标313产生
通道i延迟信号308-i。

接着,在一些实施例中,命令延迟模块214根据采样的通道i延迟信号308-i来确定
(402)延迟用于存储器通道i的命令队列中的命令的执行150当前是否被使能。在一些实施
例中,该确定完全基于采样的通道i延迟信号308-i(例如,是否采样的通道i延迟信号308-I
=真的确定)的状态或值,而在其它实施例中,该确定基于采样的通道i延迟信号308-i的状
态或值以及另一信号或(例如,功率超过阈值旗标313,或者用于存储器通道的模式设置或
者用于整个储存装置的模式设置)指示命令延迟特征是否被使能的值两者。

如果在各个命令队列中的命令的延迟执行当前没有被使能(402-否),命令延迟模
块214则确定(404)用于各个存储器通道的命令队列150是否为空。如果各个命令队列为空
(404-是),则命令延迟模块214继续采样(400)通道i延迟信号308-i。换句话说,如果各个命
令队列不为空(404-否),则执行各个命令队列中的命令(406)(例如,通过命令执行器154,
其将来自命令队列的命令分派到命令被引导到的一个或多个NVM装置)。

如果在各个命令队列中的命令的延迟执行当前被使能(402-是),则命令延迟模块
214确定(408)是否?#21152;?#21508;个命令队列中的延迟的命令的执行。在一些实施例中,?#21152;?#22312;各
个命令队列中的延迟的命令的执行至少部分基于相应的存储器通道的优先级(例如,优先
级设置),或者等同地,相应的存储器通道中的非易失性存储器装置的不同的组的优先级。
例如,如果存储器通道1是高优先级存储器通道,则命令延迟模块214可以被配置为使得存
储器通道1的命令队列中的命令不能被延迟,并且必须总是被无延迟地执行。应注意的是,
存储器通道可以被指定为高优先级存储器通道,例如如果,在其命令队列中的命令涉及在
被认定为关键的用于数据?#31995;?#25805;作。在一些实施例中,储存装置120被配置为根据从主机计
算机系统110接收的命令(例如,配置设置命令)将一个或多个存储器通道指定为高优先级
存储器通道。

在一些实现方式中,一个或多个高优先级指令或命令在命令队列中的出现?#21152;?#20102;
在该命令队列中的延迟的命令的执行。为利用该特征,主机系统110将一个或多个高优先级
命令发送到储存装置120,其由储存装置120(例如,由储存控制器128)放置在用于一个或多
个存储器通道的各个命令队列中。在一些实现方式中,只要至少一个高优先级指令或命令
出现在用于存储器通道的各个命令队列中,在该命令队列中的命令的执行的任何延迟被占
优。在一些实现方式中,在执行各个命令队列中的?#31995;?#20248;先级的指令或命令之前,首先执行
任何高优先级指令或在各个命令队列中的命令(例如,分派到一个或多个NVM装置以用于执
行)。

在一些实施例中,根据特定命令的命令类型的功率消耗进行特定命令的延迟执
行。例如,在一些实施例中,储存装置120在执行读取命令时相比于执行写入命令或擦除命
令消耗更少的功率。在该示例中,当“读取”命令为各个存储器通道的命令队列150中的下一
个命令时,用于该存储器通道的NVM控制器130?#21152;?#21508;个命令队列中的延迟的命令的执行,
使得即使使能命令延迟也能够执行读取命令(402-是)。

如果命令延迟模块214?#21152;?408-是)各个命令队列中的延迟的命令的执行,则各
个命令队列中的命令的执行不被延迟,并且执行各个命令中的一个或多个命令(例如,通过
命令执行器154或命令执行模块216,其将(一个或多个)命令分派到一个或多个NVM装置以
用于执行)。在一些实施例中,当作出该确定时执行单个命令(408-是),并且然后过程在操
作400处开始重复,以确定是否执行(在各个命令队列中如果有)的下一命令。

换句话说,如果命令延迟模块214不?#21152;?408-否)一个或多个外部信号,则各个命
令队列中的命令的执行被延迟(410),并且命令延迟模块214重复上述过程,从再次采样
(400)通道i延迟信号开始。

图5A-5E示出了根据一些实施例的延迟至少存储器通道的命令队列中的命令的执
行的方法500的流程图表示。非易失性存储器系统(例如,储存装置120,图1),其包括非易失
性存储器装置的多个不同的组(例如,NVM装置140-1到140-n和NVM 142-1到142-k),协调并
管理多个子系统组件以延迟对应于非易失性存储器装置的至少两个不同的组的命令队列
中的命令的执行。

非易失性存储器系统(例如,储存装置120),根据减少由非易失性存储器系统的功
率消耗的确定,并且对于非易失性存储器装置的多个不同的组中的至少两个不同的组的每
一个,在相应等待时段期间延迟(502)对应于非易失性存储器装置的不同的组的命令队列
中命令的执行。用于至少两个不同的组中的非易失性存储器装置的第一不同的组的相应等
待时段与用于至少两个不同的组中的非易失性存储器装置的第二不同的组的相应等待时
段至少部分非重叠(504)。在一些实现方式中,等待模式产生器302产生等待使能信号306
(例如,Ch 1等待使能306-1,Ch 2等待使能306-2),每一个包括相应等待时段(例如,等待时
段320、324,图3B)。因为相应等待时段(例如,等待时段320和324)部分非重叠,所以命令队
列中的命令的执行(例如,命令队列150)以交错的方式延迟,并且在存储器通道之上管理功
率消耗以减少功率消耗尖峰。

在一些实施例中,非易失性存储器装置的多个不同的组的每一个包括存储器通道
(506),该存储器通道还包括相应的通道控制器,并且对应于存储器通道中的非易失性存储
器装置的不同的组的命令队列包括用于存储器通道的命令队列。

此外,在一些实施例中,用于各个存储器通道的通道控制器(例如,存储器通道i)
根据由通道控制器接收的外部信号确定(508)是否延迟用于各个存储器通道的命令队列中
的命令的执行。在一些实现方式中,上述外部信号是参考图3A在上面描述的通道延迟信号
308-i。在一些实现方式中,上述外部信号是指示超过一个或多个功率阈值的当前功率测量
的信号(例如,功率超过阈值旗标313)。还参见关于示出命令延迟模块的操作的流程图表示
的操作400和402在上面的?#33268;邸?br />

在一些实施例中,非易失性存储器系统(例如,储存装置120)包括M个存储器通道
(510),其中M是大于1的整数,每个存储器通道包括具有相应的命令队列和等待时段的非易
失性存储器装置的不同的组。在一些实现方式中,用于M个存储器通道的每个存储器通道的
等待时段根据对应于存储器通道的优先级的占空比而重复(512)。因此,没有一个存储器通
道在持久的等待状态中。此外,在一些实施例中,占空比对应于存储器通道的优先级(例如,
具有高优先级的存储器通道具有以低占空比的等待时段)。

在一些实现方式中,用于M个存储器通道的每个存储器通道的等待时段具有至少
部分基于相应的存储器通道的优先级的?#20013;?#26102;间(514)。参考图3A和3B在上面?#33268;?#20102;这个
的示例。在一些实施例中,相应的存储器通道的等待时段(例如,等待时段320,图3B)的?#20013;?br />时间和占空比两者至少部分基于相应的存储器通道的优先级。此外,在一些实现方式中,相
应的存储器通道的等待时段和占空比根据如由功率阈?#24403;?#36739;模块312确定的已经超过的一
个或多个功率阈值而设置。

在一些实施例中,获得对应于由子系统的功率消耗的功率测量(516),其中子系统
包括非易失性存储器装置的多个不同的组。参考图1在上面描述了这样的子系统的示例。在
一些实现方式中,对应于由子系统的功率消耗的功率测量由诸如参考图3A在以上描述的用
电量监控器和交错等待逻辑124的用电量监控器获得。

在一些实现方式中,功率测量是由子系统的瞬时功率消耗(518)的测量。额外地
和/或可替换地,功率消耗311是由子系统的平均功率消耗的测量,等于在预定的时间之上
的由子系统的总功率消耗(例如,10秒时段的之上每秒消耗的平均功率)。此外,在一些实现
方式中,从非易失性存储器系统的外部装置接收功率测量(520)。此外,在一些实现方式中,
根据功率测量频率获得功率测量(522)。

此外,在一些实施例中,根据获得的功率测量和一个或多个功率阈值作出(524)减
少由非易失性存储器系统的功率消耗的确定。功率阈?#24403;?#36739;模块312根据获得的功率测量
信号311和一个或多个功率阈值(有时被称为功率阈值)作出确定以减少功率消耗(例如,功
率超过阈值旗标313)。在一些实施例中,功率阈值是对瞬时功率消耗的限制(例如,在由储
存装置中的NVM装置的3200毫瓦的尖峰功率消耗?#31995;?#38480;制)、和/或对在等于在预定的时间
之?#31995;?#30001;子系统总功率消耗的平均功率的限制(例如,在10秒时段之上每秒平均消耗的
3200毫瓦的限制)。具体地,在一些实施例中,功率阈?#24403;?#36739;模块312将一个或多个功率测量
(例如,功率测量311)与一个或多个功率阈?#24403;冉希?#24182;且如果功率测量311超过功率阈值,则
产生功率超过阈值旗标313。在一些实现方式中,如果功率测量311超过功率阈值,则功率阈
?#24403;?#36739;模块312将功率超过阈值旗标313设置为第一预定的值(例如,“真”或1),并且如果功
率测量311没有超过功率阈值,则将功率超过阈值旗标313设置为第二预定的值(例如,“假”
或0)。

在一些实施例中,在M个不同的交错的开始时间处,在M个存储器通道的命令队列
中重新启动(526)命令的执行,其中M是大于1的整数。此外,在一些实现方式中,非易失性存
储器系统包括M个存储器通道(528),每个存储器通道包含具有相应的命令队列的非易失性
存储器装置的不同的组。在一些进一步实现方式中,M个存储器通道的每个存储器通道还包
括通道控制器,该通道控制器被配置为(530)接收外部信号并且根据外部信号来延迟对应
于存储器通道的命令队列中的命令的执行。在一些实现方式中,M个不同的交错的开始时间
的每一个对应于用于相应的存储器通道的等待时段(532)的结束,其中用于M个存储器通道
的等待时段具有对应于M个不同的开始时间的不同的交错的结束时间。

可选地,在一些实施例中,方法包括?#21152;?534)对应于非易失性存储器装置的多个
不同的组中的非易失性存储器装置的不同的组的各个命令队列中的延迟的命令的执行。在
一些实现方式中,?#21152;?#21508;个命令队列中的延迟的命令的执行至少部分基于非易失性存储器
装置的相应的不同的组的优先级(536)。例如,如果各个存储器通道是高优先级存储器通
道,则用于该存储器通道的命令延迟模块214被配置为继续执行用于各个存储器通道的命
令队列中的命令,而没有延迟,即使当用于各个存储器通道的通道延迟信号308指示延迟用
于各个存储器通道的命令队列中的命令的执行150被使能时。对于基于存储器通道优先级
的?#21152;?#24310;迟的命令的执行的进一步?#33268;?#21487;以在上面参照图4中的操作408?#19994;健?br />

此外,在一些实现方式中,?#21152;?#21508;个命令队列中的延迟的命令的执行至少部分基
于各个命令队列中的命令的一个或多个的优先级(538)。对基于各个命令队列中的一个或
多个命令的优先级?#21152;?#24310;迟的命令的执行的进一步?#33268;?#21487;以在上面参照图4中的操作408
?#19994;健?br />

在一些实现方式中,关于上述任何方法,储存装置包括(1)用于将储存装置耦接到
主机系统的接口,(2)多个非易失性存储器控制器,多个控制器的每个控制器被配置为延迟
由控制器管理的一个或多个命令队列中的命令的执行,以及(3)非易失性存储器装置的多
个不同的组,每一个由非易失性存储器控制器的相应的一个控制。

半导体存储器装置包括易失性存储器装置,诸如动态的随机存取存储器(“DRAM”)
或静态的随机存取存储器(“SRAM”)装置;非易失性存储器装置——诸如电阻式随机存取存
储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪速存储器(?#37096;?#20197;被认为是
EEPROM的子集)、铁电的随机存取存储器(“FRAM”)以及磁阻的随机存取存储器(“MRAM”);以
及其他能够贮存信息的半导体元件。此外,每种类型的存储器装置可以具有不同的配置。例
如,闪速存储器装置可以配置在NAND或NOR配置中。

存储器装置可以由无源和/或?#24615;?#20803;件或两者构成。以非限制性示例的方式,无源
半导体存储器元件包括ReRAM装置元件,其在一些实施例中包括电阻率切换贮存元件——
诸如反熔丝、变相材?#31995;齲?#20197;及可选地控制元件——诸如二极管等。进一步以非限制性示例
的方式,?#24615;?#21322;导体存储器元件包括EEPROM和闪速存储器装置元件,其在一些实施例中包
括包含电荷贮存区域的元件——诸如浮置栅极、传导的纳米粒子或电荷贮存电介质材料。

多个存储器元件可以被配置为使得它们串联连接或者使得每个元件可被独立地
访问。以非限制性示例的方式,在NAND装置包含串联连接的存储器元件(例如,包含电荷储
存区的装置)。例如,NAND存储器阵列可以被配置为使得阵列由多个存储器串构?#26705;?#20854;中每
个串由共享单个位线并作为一组存取的多个存储器元件构成。相反,存储器元件可以被配
置为使得每个元件可被独立地访?#21097;?例如NOR存储器阵列)。本领域技术人员应明白,NAND
和NOR存储器配置是示例性的,并且可以以其它方式配置存储器元件。

半导体存储器元件包括在单个装置中,诸如位于相同的衬底(例如,半导体衬底)
中和/或之上或在单个?#38408;?#20013;的存储器元件,可以以二维或三维的方式分布,(诸如二维
(2D)存储器阵列结构或三维(3D)存储器阵列结构)。

在二维存储器结构中,半导体存储器元件被布置在单个平面或者单个存储器装置
级中。典型地,在二维存储器结构中,存储器元件位于基本上平行于支撑存储器元件的衬底
的主表面地?#30001;?#30340;平面中(例如,在x-z方向平面中)。衬底可以是在其上放置存储器元件的
材料层和/或在其中形成存储器元件的晶片,或者它可以是在存储器元件形成之后附接到
存储器元件的载体衬底。作为非限制性示例,衬底可以包括诸如硅的半导体。

存储器元件可以布置在?#34892;?#30340;阵列中的单个存储器装置级中——诸如在多个行
和/或列中。但是,如由本领域技术人员所理解的,存储器元件以不规则或者非正交的配置
布置。存储器元件的每一个具有两个或多个电极或接触线,包括位线和字线。

三维存储器阵列被组织为使得存储器元件占据多个平面或多个装置级,在三维中
形成结构(即,在x、y和z方向中,其中y方向基本上垂直于衬底的主表面,并且x和z方向基本
上平行于衬底的主表面)。

作为非限制性示例,三维存储器阵列结构中的每个平面可以物理地位于二维中
(一个存储器级),其中多个二维存储器级形成三维存储器阵列结构。作为另一非限制性示
例,三维存储器阵列可以被物理地结构化为多个垂直的列(例如,基本上垂直地?#30001;?#21040;衬底
的主表面的列,在y方向中),该列在每个列中具有多个元件并且从而具有横跨存储器装置
的几个垂直堆叠的平面的元件。列可以布置在二维配置中(例如,在x-z平面中),从而产生
存储器元件的三维布置。本领域技术人员将理解,存储器元件在三维中的其它配置也将组
成三维存储器阵列。

以非限制性示例的方式,在三维NAND存储器阵列中,存储器元件可以连接在一起
以在单个平面中形成NAND串,有时被称为水平(例如,x-z)平面以便于?#33268;邸?#21487;替换地,存储
器元件可以连接在一起以?#30001;?#36890;过多个平行的平面。可以设想其它三维配置,其中一些
NAND串在存储器元件的单个平面(有时被称为存储器级)中包含存储器元件,而其它串在延
伸通过多个平行平面(有时被称为平行存储器级)的存储器元件。三维存储器阵列?#37096;?#20197;设
计在NOR配置中和在ReRAM配置中。

单片三维存储器阵列是根据一系列制造操作在其中存储器元件的多个平面(也被
称为多个存储器级)形成在单个衬底之上和/或单个衬底中的阵列,该衬底诸如半导体晶
片。在单片3D存储器阵列中,材料?#38408;?#25104;各个存储器级——诸如最高的存储器级,位于形成
之下的存储器级的材料层的顶上,但是在相同的单个衬底上。在一些实现方式中,单片3D存
储器阵列的邻近存储器级可选地共享至少一个材料层,而在其它实现方式中,邻近的存储
器级具有将其分开的中间的材料层。

相反,二维存储器阵列可以单独地形成并且然后以混?#31995;?#26041;式集成在一起以形成
非单片3D存储器装置。例如,堆叠的存储器已经通过在单独的衬底上形成2D存储器级并且
在相互之上集成形成的2D存储器级而构造。每个2D存储器级的衬底可以在将其集成到3D存
储器装置中之前变薄或者移除。由于个体存储器级形成单独的衬底上,产生的3D存储器阵
列不是单片三维存储器阵列。

对于存储器元件的?#23454;?#25805;作以及与存储器元件的?#23454;?#36890;信通常需要相关联的电
路。该相关联的电路可以在相同的衬底上作为存储器阵列和/或在单独的衬底上。作为非限
制性示例,存储器装置可以具有用在存储器元件的编程和读取中的驱动器电路和控制电
路。

此外,从2D存储器阵列和3D存储器阵列(单片或混合)中选择的多于一个存储器阵
列可以单独地形成并且然后封装在一起以形成堆叠的芯片存储器装置。堆叠的芯片存储器
装置包括多个平面或存储器装置的层,有时被称为存储器级。

术语“三维存储器装置”(或3D存储器装置)在这里被定义为意味着具有存储器元
件的多个层或多个级(例如,有时被称为多个存储器级)的存储器装置,包括以下的任一个:
具有单片或非单片3D存储器阵列的存储器装置,其一些非限制性示例如上所述;或两个或
多个2D和/或3D存储器装置,被封装在一起以形成堆叠的芯片存储器装置,其一些非限制性
示例如上所述。

本领域技术人员应认识到本发明或者这里所描述并要求的发明不限于这里所述
的二维和三维示例性结构,而是?#21152;?#36866;用于实现本发明或者在这里所述的发明以及由本领
域技术人员理解的所有相关的存储器结构。

应理解的是,尽管可能在这里使用术语“第一?#34180;ⅰ?#31532;二”等描述各种元件,这些元件
不应被这些术语限制。这些术语仅被用于将一个元件与另一区分。例如,第一接触可以被叫
做第二接触,并且类似地,第二接触可以被叫做第一接触,而只要“第一接触”的所有出现被
一致地重新命名并且“第二接触”所有出现被一致地重新命名,其改变说明的含义。第一接
触和第二接触都是接触,但是它们不是相同的接触。

这里所使用的术语仅是为了描述特定实施例的目的并且不意欲限制权利要求。如
在实施例的描述以及所附权利要求中所使用的,单数形式的“一?#34180;ⅰ?#19968;个”和“所述?#24065;?#24847;欲
包括复数形式,除非上下文明确地另有说明。还应理解的是,如这里所使用的术语“和/或”
指代并且包含相关联的列出的项目的一个或多个的任何以及所有可能的组合。将进一步理
解的是,术语“包含”和/或“包括?#34180;?#24403;用在本说明书中时——指明出现所述的特征、整
数、步骤、操作、元件和/或组件,但是不排除其它特征、整数、步骤、操作、元件、组件和/或其
组?#31995;?#19968;个或多个的出现或增加。

如这里所使用的,取决于上下文,术语“如果”可以解释为意思是“当所述的先决条
件为真时”或“在所述的先决条件为真时”或“响应于确定所述的先决条件为真”或“根据所
述的先决条件为真的确定”或“响应于检测到所述的先决条件为真?#34180;?#31867;似地,取决于上下
文,短语“如果确定[所述的先决条件为真]”或“如果[所述的先决条件为真]”或“当[所述的
先决条件为真]时”可以解释为意思是“当确定所述的先决条件为真时”或“响应于确定所述
的先决条件为真”或“根据所述的先决条件为真的确定”或“在检测到所述的先决条件为真
时”或“响应于检测到所述的先决条件为真?#34180;?br />

为?#31169;?#37322;的目的,已经参?#32487;?#23450;实现方式描述了前述说明。但是,上述说明性?#33268;?br />不意欲是穷举性的或者将权利要求限制到所公开的精确形式。鉴于上述教导,许多修改和
变化是可能的。实现方式被选中并且描述以便于最好地解释操作的原理和实际应用,以从
而使本领域技术人员能够实施。

关于本文
本文标题:在非易失性存储器系统中基于用电量的节流命令执行.pdf
链接地址:http://www.pqiex.tw/p-6091728.html
关于我们 - 网站声明 - 网?#38236;?#22270; - 资源地图 - 友情链接 - 网站客服 - 联系我们

[email protected] 2017-2018 zhuanlichaxun.net网站版权所有
经营许可证编号:粤ICP备17046363号-1 
 


收起
展开
平码五不中公式规律 微信给黑技术赚钱 百乐门棋牌官方网站 11选五任选八胆拖可以错 双色球基本走势图表图 你好鸭赚钱吗 360老时时杀号 水果购买网 美式篮球比分 合买大厅跟人买靠谱吗 百搭二王送彩金