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非易失性存储器 模块
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摘要
申请专利号:

CN201580045590.2

申请日:

2015.08.26

公开号:

CN106663456A

公开日:

2017.05.10

当前法律状态:

实审

有效性:

审中

法?#19978;?#24773;: 实质审查的生效IPC(主分类):G11C 5/04申请日:20150826|||公开
IPC分类号: G11C5/04; G11C7/10; G11C11/406; G11C14/00 主分类号: G11C5/04
申请人: 英特尔公司
发明人: M.普拉卡什; E.L.佩顿; J.K.格鲁姆斯; D.齐亚卡斯; M.阿拉法; R.K.拉马努延; D.王
地址: 美国加利福尼亚州
优?#28909;ǎ?/td> 2014.09.26 US 14/498480
专利代理机构: 中国专利代理(香港)有限公司 72001 代理人: 张凌苗;刘春元
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法律状态
申请(专利)号:

CN201580045590.2

授权公告号:

|||

法律状态公告日:

2017.06.06|||2017.05.10

法律状态类型:

实质审查的生效|||公开

摘要

描述了存储器模块、控制器和包括存储器模块的电子设备。在一个实施例中,存储器模块包括非易失性存储器和到易失性存储器总线的接口、用以从主机平台接收功率的至少一个输入功率轨以及控制器,所述控制器包括逻辑,其至少部分地包括硬件逻辑,用以将来自输入功率轨的功率从输入电压转换成不同于输入电压的至少一个输出电压。还公开和要求保护其他实施例。

权利要求书

1.一种存储器模块,其包括:
非易失性存储器;
到易失性存储器总线的接口;
至少一个输入功率轨,用以从主机平台接收功率;以及
控制器,所述控制器包括逻辑,其至少部分地包括硬件逻辑,用以:
将来自输入功率轨的功率从输入电压转换成不同于输入电压的至少一个输出电压。
2.权利要求1的存储器模块,其中易失性存储器总线包括以下中的至少一个:
双数据速率同步动态随机存取存储器(DDRx-SDRAM)总线;
DDR SDRAM总线,或
DDR4 SDRAM总线。
3.权利要求1的存储器模块,其中控制器包括逻辑,其至少部分地包括硬件逻辑,用以:
生成至少包括第一输出轨上的第一输出电压到第二输出轨上的第二输出电压的变化
的输出电压。
4.权利要求1的存储器模块,其中控制器包括逻辑,其至少部分地包括硬件逻辑,用以:
使第一输出轨或第二输出轨中的至少一个上的输出电压变化。
5.权利要求1的存储器模块,其中控制器包括逻辑,其至少部分地包括硬件逻辑,用以:
在输入功率轨处的从主机平台接收到的功率达到阈值电压时在存储器模块上发起上
电序列。
6.权利要求4的存储器模块,其中上电序列实现将功率提供到第一输出轨之前的第一
延迟和将功率提供到第二输出轨之前的第二延迟。
7.权利要求1的存储器模块,进一步包括耦合到存储器模块的能量存储设备。
8.权利要求6的存储器模块,其中控制器包括检测功率?#25910;?#26465;件并且响应于功率?#25910;?br />条件来实现功率?#25910;?#24207;列的逻辑。
9.权利要求7的存储器模块,其中功率?#25910;?#24207;列从用以提供功率的耦合到存储器模块
的至少一个能量仓库汲取功率以使能存储器模块上的一个或多个组件的有序掉电。
10.权利要求6的存储器模块,其中控制器包括检测功率重置信号并且响应于功率重置
信号来实现功率重置序列的逻辑。
11.权利要求9的存储器模块,其中功率重置序列从用以提供功率的耦合到存储器模块
的至少一个能量仓库汲取功率以使能存储器模块上的一个或多个组件的有序掉电。
12.一种电子设备,其包括:
处理器,用以执行操作系统和至少一个应用;
存储器模块,所述存储器模块包括:
非易失性存储器;
到易失性存储器总线的接口;
至少一个输入功率轨,用以从主机平台接收功率;以及
控制器,所述控制器包括逻辑,其至少部分地包括硬件逻辑,用以:
将来自输入功率轨的功率从输入电压转换成不同于输入电压的至少一个输出电压。
13.权利要求12的电子设备,其中易失性存储器总线包括以下中的至少一个:
双数据速率同步动态随机存取存储器(DDRx-SDRAM)总线;
DDR SDRAM总线,或
DDR4 SDRAM总线。
14.权利要求11的电子设备,其中控制器包括逻辑,其至少部分地包括硬件逻辑,用以:
生成至少包括第一输出轨上的第一输出电压到第二输出轨上的第二输出电压的变化
的输出电压。
15.权利要求11的电子设备,其中控制器包括逻辑,其至少部分地包括硬件逻辑,用以:
使第一输出轨或第二输出轨中的至少一个上的输出电压变化。
16.权利要求11的电子设备,其中控制器包括逻辑,其至少部分地包括硬件逻辑,用以:
在输入功率轨处的从主机平台接收到的功率达到阈值电压时在存储器模块上发起上
电序列。
17.权利要求14的电子设备,其中上电序列实现将功率提供到第一输出轨之前的第一
延迟和将功率提供到第二输出轨之前的第二延迟。
18.权利要求11的电子设备,进一步包括耦合到存储器模块的能量存储设备。
19.权利要求16的电子设备,其中控制器包括检测功率?#25910;?#26465;件并且响应于功率?#25910;?br />条件来实现功率?#25910;?#24207;列的逻辑。
20.权利要求17的电子设备,其中功率?#25910;?#24207;列从用以提供功率的耦合到存储器模块
的至少一个能量仓库汲取功率以使能存储器模块上的一个或多个组件的有序掉电。
21.权利要求16的电子设备,其中控制器包括检测功率重置信号并且响应于功率重置
信号来实现功率重置序列的逻辑。
22.权利要求19的电子设备,其中功率重置序列从用以提供功率的耦合到存储器模块
的至少一个能量仓库汲取功率以使能存储器模块上的一个或多个组件的有序掉电。

说明书

非易失性存储器模块

技术领域

本公开一般地涉及电子设备的领域。更特别地,本发明的一些实施例一般地涉及
非易失性存储器模块。

背景技术

例如多核处理的系统架构中的?#20013;?#36827;步和应用中的进步要求存储器系统中的对
应进步。非易失性存储器系?#31243;?#20379;胜过易失性存储器的若干优点。然而,将现有存储器系统
(例如双列直插式存储器模块(DIMM))适配成结合非易失性存储器的能力由于包括成本、功
率管理和热管理的若干因素而受限。

相应地,将非易失性存储器模块结合到现有存储器架构中的技术可能发现实用。

附图说明

参考附图来提供详细描述。在图中,参考号码?#27169;?#19968;个或多个)最左数位标识该参
考号码首次出现在其中的图。不同附图中的相同参考号码的使用指示类似或相同的物品。

图1是根据本文中讨论的各?#36136;?#20363;的包括存储器模块的系统的示意性框图图示。

图2A-2B是可以根据本文中讨论的各种实施例实现的非易失性存储器模块的示例
性架构的示意性框图。

图3是可以根据本文中讨论的各种实施例实现的非易失性存储器模块的电气架构
的示意性框图。

图4和5A-5B是图示了根据本文中讨论的各种实施例的实现非易失性存储器模块
的方法中的操作的流程图。

图6-10是根据本文中讨论的各种实施例的可以被适配成实现非易失性存储器模
块的电子设备的示意性框图图示。

具体实施方式

在本文中描述了非易失性存储器模块,其被配置成以用于诸如双数据速率(DDR)
同步动态随机存取存储器(DDS SDRAM)之类的易失性存储器的双列直插式存储器模块
(DIMM)形式因子操作。更特别地,在本文中描述了结?#29616;?#34892;功率管理功能的板载控制器的
存储器模块,所述功率管理功能使能符合由联合电子设备工程委?#34987;幔↗EDEC)发布的针对
DIMM的易失性存储器(例如DDR SDRAM)标准的存储器模块,所述标准在2012年9月公布的文
档号码JESD79-4下在www.jedec.org处的JEDEC网站处为公众可用。为了实现这一点,可以
将功率管理控制器结合到存储器模块上以将来自输入功率轨(power rail)的功率从输入
电压转换成不同于输入电压的至少一个输出电压。功率管理控制器执行下面更详细描述的
附加功能。

在以下描述中,阐述众多特定?#38468;?#20197;便提供对各种实施例的透彻理解。然而,可以
在没有特定?#38468;?#30340;情况下实践本发明的各种实施例。在其他实例中,并未详细描述公知的
方法、过程、组件和电路以便不使本发明的特定实施例模糊。进一步地,可以使用各种部件
来执行本发明的实施例的各种方面,所述各种部件诸如集成半导体电路(“硬件?#20445;?#32452;织成
一个或多个程序(“软件?#20445;?#30340;计算机可读指令或硬件和软件的某组合。出于本公开的目?#27169;?br />对“逻辑”的引用将意味着硬件、软件或其某组合。

图1是根据本文中讨论的各?#36136;?#20363;的包括存储器模块的系统的示意性框图图示。
参考图1,系统主存储器100提供运行时数据存储和向CPU 110提供对(未示出?#27169;?#31995;统盘存
储存储器的内容的访问。CPU 110可以包括高速缓存,其将存储主存储器100的内容的子集。

在该实施例中存在两个存储器级别。主存储器100包括被示出为近存储器(DRAM)
120的一个级别的易失性存储器和被示出为远存储器130的一个级别的存储器。远存储器可
以包括易失性存储器(例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM))、非
易失性存储器,或者可以包括非易失性存储器,例如相变存储器、NAND(?#20102;伲?#23384;储器、铁电
随机存取存储器(FeRAM)、基于纳米线的非易失性存储器、结合忆阻器技术的存储器、诸如
相变存储器(PCM)之类的三维(3D)交叉点存储器、磁阻随机存取存储器(MRAM)、自旋转移扭
矩存储器(STT-RAM)或NAND闪存。在该实施例中,近存储器120起远存储器130的低等待时间
和高带宽(即,用于CPU 110访?#21097;?#39640;速缓存的作用,所述远存储器130可能具有?#26723;?#27880;意地
?#31995;?#30340;带宽和?#32454;?#30340;等待时间(即,用于CPU 110访?#21097;?br />

在该实施例中,近存储器120由近存储器控制器(NMC)125管理,而远存储器130由
远存储器控制器(FMC)135管理。FMC 135将远存储器130作为主存储器报告给系统操作系统
(OS)——即系统OS将远存储器130的大小识别为系统主存储器100的大小。系统OS和系统应
用“未意识到”近存储器120的存在,因为其是远存储器130的“透明?#22791;?#36895;缓存。

CPU 110进一步包括两级存储器(2LM)引擎模块/逻辑140。“2LM引擎”是可以包括
硬件和/或微代码扩展以支?#33267;?#32423;主存储器100的逻辑构造。例如,2LM引擎140可以维护跟
踪远存储器130的所有架构上可见元件的状态的完整标记表。例如,当CPU 110尝试访问主
存储器100中的特定数据?#38382;保?LM引擎140确定所述数据段是否被包括在近存储器120中;
如果其不被包括在近存储器120中,则2LM引擎140在远存储器130中取出该数据段并且随后
将该数据段写入到近存储器120(类似于高速缓存缺失)。要理解,因为近存储器120充当远
存储器130的“高速缓存?#20445;?#25152;以2LM引擎140可以进一步执行数据预取或本领域中已知的类
似的高速缓存效率过程。

2LM引擎140可以管理远存储器130的其他方面。例如,在其?#24615;?#23384;储器130包括非
易失性存储器的实施例中,应理解诸如闪存之类的非易失性存储器经受归因于大量读取/
写入的存储器段的退化。因此,2LM引擎140可以以对系统软件透明的方式执行包括磨损均
衡、坏块避免等的功能。例如,执行磨损均衡逻辑可以包括从远存储器130中的具有相对低
的擦除循环计数的洁净的未经?#25104;?#27573;的自由池选择段。

要理解,近存储器120在大小上小于远存储器130,但是?#38750;?#30340;比率可以基于例如
预期的系统使用而变化。在该实施例中,要理解,因为远存储器130包括较密集、?#31995;?#24265;的非
易失性存储器,所以可以使主存储器100低廉且高效地并且独立于系统中的DRAM(即近存储
器120)的量增加。

在各种实施例中,存储器设备150中的存储器中的至少一些可以被配置为DIMM设
备并且可以包括非易失性存储器,例如相变存储器(PCM)、三维交叉点存储器、电阻存储器、
纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、诸如NAND或NOR之类的闪存、结合忆
阻器技术的磁阻随机存取存储器(MRAM)存储器、自旋转移扭矩(STT)-MRAM。

图2A-2B是可以根据本文中讨论的各种实施例实现的非易失性存储器模块的示例
性架构的示意性框图。更特别地,图2A描绘了可以根据本文中讨论的各种实施例实现的非
易失性存储器模块的第一侧并且图2B描绘了第二侧。参考图2A-2B,在一些示例中,存储器
模块200可以包括被定尺寸成适合在DIMM插槽内并且具有多个连接器或引脚212的卡210,
所述多个连接器或引脚212被定位成提供与电子设备的电路板上的DIMM插槽中的对应引脚
的电气接触。

存储器模块200可以进一步包括非易失性存储器组220A、220B、220C、220D,其可以
在本文中共同由参考数字220指代。如上面描述的那样,存储器组220中的存储器中的至少
一些可以配置为DIMM设备并且可以实现非易失性存储器,例如NAND(?#20102;伲?#23384;储器、铁电随
机存取存储器(FeRAM)、基于纳米线的非易失性存储器、结合忆阻器技术的存储器、诸如相
变存储器(PCM)之类的三维(3D)交叉点存储器、自旋转移扭矩存储器(STT-RAM)或NAND闪
存。

存储器模块200可以进一步包括可以对应于在图1中描绘的控制器142的介质控制
器230、时钟232和功率管理控制器240。在一些示例中,功率管理控制器240可以被结合到与
介质控制器240分离的集成电路器件(例如专用集成电路(ASIC))中。在其他示例中,功率管
理控制器240可以被集成到介质控制器230中。

图3是可以根据本文中讨论的各种实施例实现的诸如存储器模块200之类的非易
失性存储器模块200的电气架构的示意性框图。参考图3,在一些示例中,非易失性存储器模
块200经由合适的主机连接器310耦合到主机设备。在一些示例中,主机连接器310提供包括
在输入轨320上提供的12伏输入的电气连接。主机连接器310还可以向一个或多个闪存模块
330和一个或多个存储器缓冲器332提供功率。

输入轨320上的电功率被提供给功率管理控制器240。在操作中,功率管理控制器
240从输入功率轨320接收电功率并且经由输出功率轨322A-322J向非易失性存储器模块
200的其他组件分配电功率,所述输出功率轨322A-322J可以在本文中共同由参考数字332
指代。输出功率轨322向存储器模块200的包括存储器控制器230、时钟232和一个或多个非
易失性存储器模块220的其他组件提供电功率。控制器240还向能量存储设备250提供功率。
在一些示例中,能量存储设备250可以实现为一个或多个电容器、电池?#21462;?br />

如上面描述的那样,在一些实施例中,(一个或多个)存储器模块200中的控制器
240实现存储器模块200中的功率管理操作。将参考图4和5A-5B来描述由控制器240和/或驱
动162实现的操作。

首先参考图4,在操作410处,功率管理控制器240监视输入功率轨处的电压。在操
作415处,控制器240确定输入功率总线处的电压是否满足最小阈值。如果电压不满足阈值,
则控制器240继续监视输入轨。相比之下,如果在操作415处输入功率轨处的电压满足或超
过阈值,则控制传到操作420并且控制器240发起上电序列。

在一些示例中,上电序列从输入功率轨320接收电功率(操作425)并且然后转换电
功率且经由输出轨322将其分配给存储器模块200上的各种组件(操作430)。将电功率从输
入电压转换成对于电功率被分配到的组件而言?#23454;?#30340;电压。进一步地,在一些示例中,上电
序列实现在对各种输出轨322上电中的延迟。输出延迟可以是可变?#27169;?#20351;得电功率在第一延
迟之后提供到第一输出功率轨,并且在第二延迟之后提供到第二输出功率轨,等?#21462;?#22312;一些
示例中,控制器240可以在相应输出轨322上提供恒定功率输出。在其他实施例中,控制器
240可以在输出轨322中的一个或多个上生成变化的输出电压。

一旦上电序列完成,控制器240就进入其中其监视输入轨320上的功率状态的状
态。如果在操作440处检测到功率?#25910;?#26465;件,则控制传到操作445并且控制器240发起功率故
障序列。相比之下,如果在操作440处没有检测到功率?#25910;?#26465;件,则控制传到操作450并且控
制器240监视功率重置条件。

如果在操作450处检测到功率重置条件,则控制传到操作455并且控制器发起功率
重置序列。相比之下,如果在操作450处没有检测到功率重置条件,则控制回传到操作435。
因此,操作435-455定义了控制器240依照其监视功率?#25910;?#26465;件和/或功率重置条件的循环。

图5A是更详细地描述在功率?#25910;?#30417;视和功率?#25910;?#24207;列中涉及的操作的流程图。参
考图5,在操作510处控制器监视功率输入轨320。在操作515处控制器240确定输入功率轨处
的电压是否落至最小阈值(例如12V)以下达预定最小时间量(例如10毫秒(ms))。如果电压
没有落至阈值以下达最小时间量,则控制器240继续监视输入轨。相比之下,如果在操作515
处输入功率轨处的电压满足落至阈值以下达最小时间量,则控制传到操作520并且控制器
240将去往控制器240的输入功率从输入功率轨320切换到能量仓库250。控制器240然后继
续从所存储的能量汲取功率,同时其根据功率?#25910;?#20248;先次序对存储器模块上的组件执行有
序掉电,所述功率?#25910;?#20248;先次序可以存储在控制器240上的或耦合到控制器240的存储器
中。

图5B是更详细地描述了在功率重置监视和功率?#25910;?#24207;列中涉及的操作的流程图。
参考图5,在操作550处控制器240监视连接器212上的重置输入引脚。如果在操作555处控制
器240未能检测到重置信号,则控制器240继续监视重置输入引脚。相比之下,如果在操作
555处控制器240检测到重置信号,则控制传到操作560并且控制器240将去往控制器240的
输入功率从输入功率轨320切换到能量仓库250。控制器240然后继续从所存储的能量汲取
功率,同时其根据功率?#25910;?#20248;先次序对存储器模块上的组件执行有序掉电,所述功率?#25910;?br />优先次序可以存储在控制器240上的或耦合到控制器240的存储器中。

如上面描述的那样,在一些实施例中,电子设备可以具体化为计算机系统。图6图
示了根据本发明的实施例的计算系统600的框图。计算系统600可以包括经由互连网络(或
总线)604通信的一个或多个中央处理单元(CPU)602或处理器。处理器602可以包括通用处
理器、网络处理器(其处理通过计算机网络603传送的数据),或其他类型的处理器(包括精
简指令集计算机(RISC)处理器或复杂指令集计算机(CISC))。而且,处理器602可以具有单
核或多核设计。具有多核设计的处理器602可以在同一集成电路(IC)管芯上集成不同类型
的处理器核。而且,具有多核设计的处理器602可以实现为对称或非对称多处理器。在实施
例中,处理器602中的一个或多个可以与图1的处理器102相同或类似。例如,处理器602中的
一个或多个可以包括参考图1-3讨论的控制单元120。而且,参考图3-5讨论的操作可以?#19978;?br />统600的一个或多个组件执行。

芯片组606还可以与互连网络604通信。芯片组606可以包括存储器控制中枢(MCH)
608。MCH 608可以包括与存储器612(其可以与图1的存储器130相同或类似)通信的存储器
控制器610。存储器412可以存储数据,包括指令序列,所述数据可以由CPU 602或计算系统
600中包括的任何其他设备执行。在本发明的一个实施例中,存储器612可以包括一个或多
个易失性存储(或存储器)设备,诸如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM
(SDRAM)、静态RAM(SRAM)或其他类型的存储设备。还可以利用非易失性存储器,诸如硬盘。
附加设备可以经由互连网络604进行通信,所述附加设备诸如多个CPU和/或多个系统存储
器。

MCH 608还可以包括与显示设备616通信的图形接口614。在本发明的一个实施例
中,图形接口614可以经由加速图形端口(AGP)与显示设备616通信。在本发明的实施例中,
显示器616(诸如平板显示器)可以通过例如信号转换器与图形接口614通信,所述信号转换
器将存储在诸如视频存储器或系统存储器之类的存储设备中的图像的数?#30452;?#31034;转化成由
显示器616解释和显示的显示信号。?#19978;?#31034;设备产生的显示信号可以在?#19978;?#31034;器616解释并
且随后在显示器616上显示之前经过各种控制设备。

中枢接口618可以允许MCH 608和输入/输出控制中枢(ICH)620进行通信。ICH 620
可以提供到与计算系统600通信?#27169;?#19968;个或多个)I/O设备的接口。ICH 620可以通过外围桥
接器(或控制器)624与总线622通信,所述外围桥接器(或控制器)624诸如外围组件互连
(PCI)桥接器、通用串行总线(USB)控制器或其他类型的外围桥接器或控制器。桥接器624可
以提供CPU 602与外围设备之间的数据路径。可以利用其他类型的拓扑。而且,多个总线可
以例如通过多个桥接器或控制器与ICH 620通信。而且,在本发明的各种实施例中,与ICH
620通信的其他外围设备可以包括集成驱动电子设备(IDE)或(一个或多个)小?#22270;?#31639;机系
统接口(SCSI)硬盘驱动器、(一个或多个)USB端口、键盘、鼠标、(一个或多个)并行端口、(一
个或多个)串行端口、(一个或多个)软盘驱动器、数字输出支持(例如数?#36136;悠到?#21475;(DVI))
或其他设备。

总线622可以与音频设备626、一个或多个盘驱动器628和网络接口设备630(其与
计算机网络603通信)通信。其他设备可以经由总线622进行通信。而且,在本发明的一些实
施例中,各种组件(诸如网络接口设备630)可以与MCH 608通信。此外,处理器602和本文中
讨论的一个或多个其他组件可以组合以形成单个芯片(例如以提供片上系统(SOC))。此外,
在本发明的其他实施例中,图形加速器616可以被包括在MCH 608内。

此外,计算系统600可以包括易失性和/或非易失性存储器(或储存器)。例如,非易
失性存储器可以包括以下中的一个或多个:只读存储器(ROM)、可编程ROM(PROM)、可擦除
PROM(EPROM)、电EPROM(EEPROM)、盘驱动器(例如628)、软盘、致密盘ROM(CD-ROM)、数字多功
能盘(DVD)、闪存、磁光盘或能够存储电子数据(例如,包括指令)的其他类型的非易失性机
器可读介质。

图7图示了根据本发明的实施例的计算系统700的框图。系统700可以包括一个或
多个处理器702-1至702-N(在本文中一般称为“多个处理器702”或“处理器702?#20445;?#22810;个处理
器702可以经由互连网络或总线704进行通信。每个处理器可以包括各种组件,为了清楚起
见仅参?#21363;?#29702;器702-1讨论其中的一些。相应地,其余的处理器702-2至702-N中的每个可以
包括参?#21363;?#29702;器702-1讨论的相同或类似的组件。

在实施例中,处理器702-1可以包括一个或多个处理器核706-1至706-N(在本文中
称为“多个核706”或更一般地称为“核706?#20445;?#20849;享高速缓存708、路由器710和/或处理器控
制逻辑或单元720。处理器核706可以在单个集成电路(IC)芯片上实现。而且,芯片可以包括
一个或多个共享和/或?#25509;?#30340;高速缓存(诸如高速缓存708)、总线或互连(诸如总线或互连
网络712)、存储器控制器或其他组件。

在一个实施例中,路由器710可以用于在处理器702-1和/或系统700的各种组件之
间进行通信。而且,处理器702-1可以包括不止一个路由器710。此外,许多路由器710可以在
通信中以使能处理器702-1的内部或外部的各种组件之间的数据路由。

共享高速缓存708可以存储被处理器702-1的一个或多个组件(诸如核706)利用的
数据(例如包括指令)。例如,共享高速缓存708可以在本地缓存在存储器714中存储的数据
用于由处理器702的组件更快地访问。在实施例中,高速缓存708可以包括中级高速缓存(诸
如2级(L2)、3级(L3)、4级(L4)或其他级高速缓存)、末级高速缓存(LLC)和/或其组合。而且,
处理器702-1的各种组件可以直接地、通过总线(例如总线712)和/或存储器控制器或中枢
与共享高速缓存708通信。如图7中所示,在一些实施例中,核706中的一个或多个可以包括1
级(L1)高速缓存716-1(在本文中一般称为“L1高速缓存716?#20445;?#22312;一个实施例中,控制单元
720可以包括实现上面参考图2中的存储器控制器122描述的操作的逻辑。

图8图示了根据本发明的实施例的计算系统的处理器核706和其他组件的部分的
框图。在一个实施例中,图8中示出的箭头图示了指令通过核706的流动方向。一个或多个处
理器核(诸如处理器核706)可以在单个集成电路芯片(或管芯)上实现,诸如参考图7所讨论
的那样。而且,芯片可以包括一个或多个共享和/或?#25509;?#30340;高速缓存(例如图7的高速缓存
708)、互连(例如图7的互连704和/或112)、控制单元、存储器控制器或其他组件。

如图8中图示的那样,处理器核706可以包括取出单元802以取出供核706执行的指
令(包括具有条件分支的指令)。可以从诸如存储器714之类的任何存储设备取出该指令。核
706还可以包括解码单元804以对所取出的指令解码。例如,解码单元804可以将所取出的指
令解码成多个uop(微操作)。

此外,核706可以包括调度单元806。调度单元806可以执行与存储(例如从解码单
元804接收?#27169;?#32463;解码的指令相关联的各种操作,直到指令准备好用于分派为止,例如直到
经解码的指令的所?#24615;粗当?#24471;可用为止。在一个实施例中,调度单元806可以向执?#26800;?#20803;
808调度和/或发出(或分派)经解码的指令以用于执行。执?#26800;?#20803;808可以在所分派的指令
被(例如通过解码单元804)解码并且(例如通过调度单元806)分派之后执行所分派的指令。
在实施例中,执?#26800;?#20803;808可以包括不止一个执?#26800;?#20803;。执?#26800;?#20803;808还可以执行各种算术
操作,诸如加法、减法、乘法和/或除法,并且可以包括一个或多个算术逻辑单元(ALU)。在实
施例中,(未示出?#27169;?#21327;处理器可以结?#29616;蔥械?#20803;808执行各种算术操作。

进一步地,执?#26800;?#20803;808可以无序地执行指令。因而,在一个实施例中,处理器核
706可以是无序处理器核。核706还可以包括引?#35828;?#20803;810。引?#35828;?#20803;810可以在已执行的指
令被提交之后引退它们。在实施例中,已执行的指令的引退可以导致根据指令的执行提交
处理器状态、由指令使用的物理寄存器被解除分配?#21462;?br />

核706还可以包括总线单元714以使能经由一个或多个总线(例如总线804和/或
812)的处理器核706的组件与其他组件(诸如参考图8讨论的组件)之间的通信。核706还可
以包括一个或多个寄存器816以存储由核706的各种组件访问的数据(诸如与功率消耗状态
设置相关的值)。

此外,即使图7图示了控制单元720经由互连812耦合到核706,但是在各种实施例
中控制单元720可以位于其他地方(诸如在核706内部)、经由总线704耦合到?#35828;取?br />

在一些实施例中,本文中讨论的组件中的一个或多个可以具体化为片上系统
(SOC)设备。图9图示了根据实施例的SOC封装的框图。如图9中图示的那样,SOC 902包括一
个或多个中央处理单元(CPU)核920、一个或多个图?#26410;?#29702;器单元(GPU)核930、输入/输出
(I/O)接口940和存储器控制器942。SOC封装902的各种组件可以耦合到互连或总线,诸如在
本文中参考其他图讨论的那样。而且,SOC封装902可以包括更多或更少的组件,诸如在本文
中参考其他图讨论的那些。进一步地,SOC封装902的每个组件可以包括一个或多个其他组
件,例如如参考本文中的其他图所讨论的那样。在一个实施例中,在一个或多个集成电路
(IC)管芯上提供SOC封装902(及其组件),例如所述管芯被封装到单个半导体器件中。

如图9中图示的那样,SOC封装902经由存储器控制器942耦合到存储器960(其可以
与在本文中参考其他图讨论的存储器类似或相同)。在实施例中,可以在SOC封装902上集成
存储器960(或其一部分)。

I/O接口940可以例如经由诸如在本文中参考其他图所讨论的互连和/或总线耦合
到一个或多个I/O设备970。(一个或多个)I/O设备970可以包括以下中的一个或多个:键盘、
鼠标、触摸垫、显示器、图像/视频捕获设备(诸如相机或摄像机/录像机)、触摸屏、扬声器
?#21462;?br />

图10图示了根据本发明的实施例的以点对点(PtP)配置来布置的计算系统1000。
特别地,图10示出其中处理器、存储器和输入/输出设备通过多个点对点接口互连的系统。
参考图2讨论的操作可以?#19978;?#32479;1000的一个或多个组件执行。

如图10中图示的那样,系统100可以包括若干处理器,为了清楚起见仅示出其中的
两个——处理器1002和1004。处理器1002和1004可以每个包括本地存储器控制器中枢
(MCH)1006和1008以使能与存储器1010和1012的通信。在一些实施例中,MCH 1006和1008可
以包括图1的存储器控制器120和/或逻辑125。

在实施例中,处理器1002和1004可以是参考图7讨论的处理器702中的一个。处理
器1002和1004可以分别使用PtP接口电路1016和1018经由点对点(PtP)接口1014来?#25442;?#25968;
据。而且,处理器1002和1004可以每个使用点对点接口电路1026、1028、1030和1032经由单
独的PtP接口1022和1024与芯片组1020?#25442;?#25968;据。芯片组1020可以进一步例如使用PtP接口
电路1037经由高性能图形接口1036与高性能图形电路1034?#25442;?#25968;据。

如图10中所示,图1的核106和/或高速缓存108中的一个或多个可以位于处理器
1004内。然而,其他示例可以存在于图10的系统1000内的其他电路、逻辑单元或器件中。进
一步地,可以使其他示例分布遍及图10中图示的若干电路、逻辑单元或器件。

芯片组1020可以使用PtP接口电路1041与总线1040通信。总线1040可以具有与其
通信的一个或多个设备,诸如总线桥接器1042和I/O设备1043。经由总线1044,总线桥接器
1043可以与其他设备通信,所述其他设备诸如键盘/鼠标1045、通信设备1046(诸如调制解
调器、网络接口设备或可以与计算机网络1003通信的其他通信设备)、音频I/O设备和/或数
据存储设备1048。数据存储设备1048(其可以是硬盘驱动器或基于NAND闪存的固态驱动器)
可以存储可以由处理器1004执行的代码1049。

以?#29575;?#20363;关于进一步示例。

示例1是一种存储器模块,其包括非易失性存储器、到易失性存储器总线的接口、
用以从主机平台接收功率的至少一个输入功率轨以及控制器,所述控制器包括逻辑,其至
少部分地包括硬件逻辑,用以将来自输入功率轨的功率从输入电压转换成不同于输入电压
的至少一个输出电压。

在示例2中,示例1的主题可以可选地包括其中第一张力螺钉调整第一轴与第一套
管之间的张力的布置。

在示例3中,示例1-2中的任一个的主题可以可选地包括双数据速率同步动态随机
存取存储器(DDRx-SDRAM)总线、DDR SDRAM总线或DDR4 SDRAM总线。

在示例4中,示例1-3中的任一个的主题可以可选地包括如下布置:其中控制器包
括逻辑,其至少部分地包括硬件逻辑,用以使第一输出轨或第二输出轨中的至少一个上的
输出电压变化。

在示例5中,示例1-4中的任一个的主题可以可选地包括如下布置:其中控制器包
括逻辑,其至少部分地包括硬件逻辑,用以在输入功率轨处的从主机平台接收到的功率达
到阈值电压时在存储器模块上发起上电序列。

在示例6中,示例1-5中的任一个的主题可以可选地包括其中上电序列实现将功率
提供到第一输出轨之前的第一延迟和将功率提供到第二输出轨之前的第二延迟的布置。

在示例7中,示例1-6中的任一个的主题可以可选地包括耦合到存储器模块的能量
存储设备。

在示例8中,示例1-7中的任一个的主题可以可选地包括其中控制器包括检测功率
?#25910;?#26465;件并且响应于功率?#25910;?#26465;件来实现功率?#25910;?#24207;列的逻辑的布置。

在示例9中,示例1-8中的任一个的主题可以可选地包括其中功率?#25910;?#24207;列从用以
提供功率的耦合到存储器模块的至少一个能量仓库汲取功率以使能存储器模块上的一个
或多个组件的有序掉电的布置。

在示例10中,示例1-9中的任一个的主题可以可选地包括其中控制器包括检测功
率重置信号并且响应于功率重置信号来实现功率重置序列的逻辑的布置。

在示例11中,示例1-10中的任一个的主题可以可选地包括其中功率重置序列从用
以提供功率的耦合到存储器模块的至少一个能量仓库汲取功率以使能存储器模块上的一
个或多个组件的有序掉电的布置。

示例12是一种电子设备,其包括用以执行操作系统和至少一个应用的处理器、存
储器模块,所述存储器模块包括非易失性存储器、到易失性存储器总线的接口、用以从主机
平台接收功率的至少一个输入功率轨以及控制器,所述控制器包括逻辑,其至少部分地包
括硬件逻辑,用以将来自输入功率轨的功率从输入电压转换成不同于输入电压的至少一个
输出电压。

在示例13中,示例12的主题可以可选地包括其中第一张力螺钉调整第一轴与第一
套管之间的张力的布置。

在示例14中,示例12-13中的任一个的主题可以可选地包括双数据速率同步动态
随机存取存储器(DDRx-SDRAM)总线、DDR SDRAM总线或DDR4 SDRAM总线。

在示例15中,示例12-14中的任一个的主题可以可选地包括如下布置:其中控制器
包括逻辑,其至少部分地包括硬件逻辑,用以使第一输出轨或第二输出轨中的至少一个上
的输出电压变化。

在示例16中,示例12-14中的任一个的主题可以可选地包括如下布置:其中控制器
包括逻辑,其至少部分地包括硬件逻辑,用以在输入功率轨处的从主机平台接收到的功率
达到阈值电压时在存储器模块上发起上电序列。

在示例17中,示例12-16中的任一个的主题可以可选地包括其中上电序列实现将
功率提供到第一输出轨之前的第一延迟和将功率提供到第二输出轨之前的第二延迟的布
置。

在示例18中,示例12-17中的任一个的主题可以可选地包括耦合到存储器模块的
能量存储设备。

在示例19中,示例12-18中的任一个的主题可以可选地包括其中控制器包括检测
功率?#25910;?#26465;件并且响应于功率?#25910;?#26465;件来实现功率?#25910;?#24207;列的逻辑的布置。

在示例20中,示例12-19中的任一个的主题可以可选地包括其中功率?#25910;?#24207;列从
用以提供功率的耦合到存储器模块的至少一个能量仓库汲取功率以使能存储器模块上的
一个或多个组件的有序掉电的布置。

在示例21中,示例12-20中的任一个的主题可以可选地包括其中控制器包括检测
功率重置信号并且响应于功率重置信号来实现功率重置序列的逻辑的布置。

在示例22中,示例12-21中的任一个的主题可以可选地包括其中功率重置序列从
用以提供功率的耦合到存储器模块的至少一个能量仓库汲取功率以使能存储器模块上的
一个或多个组件的有序掉电的布置。

在本发明的各种实施例中,在本文中例如参考图4-5讨论的操作可以实现为硬件
(例如电路)、软件、固件、微代码或它们的组合,其可以被提供为例如包括有形(例如非暂时
性)机器可读或计算机可读介质的计算机程序产品,所述介质具有存储在其上的用于对计
算机编程以执行本文中讨论的过程的指令(或软件过程)。而且,作为示例,术语“逻辑”可以
包括,软件、硬件或软件和硬件的组合。机器可读介质可以包括诸如本文中讨论的那些存储
设备之类的存储设备。

在本说明书中对“一个实施例”或“一实施例”的引用意味着结合实施例描述的特
定特征、结构或特性可以被包括在至少一个实现中。短语“在一个实施例中”在本说明书中
的各种位置中的出现可能或可能不都指代同一实施例。

而且,在说明书和权利要求书中,可以使用术语“耦合”和“连接”连同其派生词。在
本发明的一些实施例中,“连接”可以用于指示两个或更多元件与彼此直接物理或电气接
触。“耦合”可以意味着两个或更多元件直接物理或电气接触。然而,“耦合”还可以意味着两
个或更多元件可以不与彼此直接接触,但是仍可以与彼此协作或?#25442;ァ?br />

因此,尽管已经以特定于结?#22266;?#24449;和/或方法动作的语言描述了本发明的实施例,
但是要理解,所要求保护的主题可以不限于所描述的特定特征或动作。相反,特定特征和动
作被作为实现所要求保护的主题的样本形式而公开。

关于本文
本文标题:非易失性存储器模块.pdf
链接地址:http://www.pqiex.tw/p-6091741.html
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