平码五不中公式规律
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用于配置中断的集合的装置和方法.pdf

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用于 配置 中断 集合 装置 方法
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摘要
申请专利号:

CN201580045622.9

申请日:

2015.09.10

公开号:

CN106663072A

公开日:

2017.05.10

当前法律状态:

实审

有效性:

审中

法?#19978;?#24773;: 实质审查的生效IPC(主分类):G06F 13/24申请日:20150910|||公开
IPC分类号: G06F13/24 主分类号: G06F13/24
申请人: 英特尔公司
发明人: Y.德什?#35828;? P.V.德什?#35828;?
地址: 美国加利福尼亚州
优?#28909;ǎ?/td> 2014.09.26 IN 4721/CHE/2014
专利代理机构: 中国专利代理(香港)有限公司 72001 代理人: 徐红燕;郑冀之
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法律状态
申请(专利)号:

CN201580045622.9

授权公告号:

|||

法律状态公告日:

2017.06.06|||2017.05.10

法律状态类型:

实质审查的生效|||公开

摘要

描述了用于高效地处理和再分配中断的装置和方法。例如,装置的一个实施例包括:多个核;以及将中断分组到多个中断域中的中断控制器,每一个中断域具有分配给它的一个或多个中断的集合并且将集合中的中断映射到多个核中的一个或多个。

权利要求书

1.一种装置,包括:
多个核;以及
将中断分组到多个中断域中的中断控制器,每一个中断域具有分配给它的一个或多个
中断的集合并且将集合中的中断映射到多个核中的一个或多个。
2.如权利要求1中的装置,还包括:
包含用于每一个中断域的条目的一个或多个中断域配置寄存器(IDCR),每一个条目包
括标识一个或多个核以服务被分配给每一个相应中断域的中断的目的地地址。
3.如权利要求2中的装置,其中目的地地址字段包括依照处理器架构和相关联的中断
控制器的可配置字段。
4.如权利要求2中的装置,还包括:
包含用于每一个中断的条目的一个或多个中断配置寄存器,每一个条目包括标识中断
被分配给的中断域的中断域字段。
5.如权利要求2中的装置,其中IDCR中的每一个条目进一步包括指定用于中断递送的
一个或多个附加参数的递送模式字段、指定是否要将中断分配给域的域掩蔽、以及指定是
否使用物理或逻辑寻?#32442;?#24335;的目的地模式。
6.如权利要求1中的装置,其中响应于新中断的到达,中断控制器咨询中断域以标识要
处理新中断的核。
7.如权利要求6中的装置,其中响应于再分配事件,中断控制器向新核动态地再分配中
断域中的一个或多个。
8.如权利要求7中的装置,其中再分配事件包括处理器核中的一个或多个上的负载达
到指定阈值或者比一个或多个其它核上的负载高于负载中的阈值差。
9.如权利要求8中的装置,其中作为响应,中断控制器将来自具有相对较大负载的核的
一个或多个中断域动态地再分配给具有相对较?#36879;?#36733;的一个或多个核。
10.如权利要求7中的装置,其中再分配事件包括核之一进入低电力状态中,其中中断
控制器将来自进入低电力状态中的核的中断域再分配给一个或多个其它核。
11.一种方法,包括:
将多个中断中的每一个中断分组到多个中断域中的一个中,每一个中断域映射到处理
器的多个核中的一个或多个;
接收新中断;
响应性地确定新中断被分配给的中断域以标识与中断域相关联的核;以及
将中断转发给与中断域相关联的核。
12.如权利要求11中的方法,其中标识核包括读取包含用于每一个中断域的条目的一
个或多个中断域配置寄存器(IDCR),每一个条目包括标识一个或多个核以服务被分配给中
断域的中断的目的地地址。
13.如权利要求12中的方法,其中“目的地地址”字段包括依照处理器架构和相关联的
中断控制器的可配置字段。
14.如权利要求12中的方法,其中确定中断域还包括:
读取包含用于每一个中断的条目的一个或多个中断配置寄存器,每一个条目包括标识
中断被分配给的中断域的中断域字段。
15.如权利要求12中的方法,其中IDCR中的每一个条目进一步包括指定用于中断递送
的一个或多个附加参数的递送模式字段、指定是否将中断分配给域的域掩蔽、以及指定是
否要使用物理或逻辑寻?#32442;?#24335;的目的地模式。
16.如权利要求11中的方法,还包括:
响应于再分配事件而向新核动态地再分配中断域中的一个或多个。
17.如权利要求16中的方法,其中再分配事件包括处理器核中的一个或多个上的负载
达到指定阈值或者比一个或多个其它核上的负载高于负载中的阈值差。
18.如权利要求17中的方法,还包括:
将来自具有相对较大负载的核的一个或多个中断域动态地再分配给具有相对较?#36879;?br />载的一个或多个核。
19.如权利要求16中的方法,其中再分配事件包括核之一进入低电力状态中,其中中断
控制器将来自进入低电力状态中的核的中断域再分配给一个或多个其它核。
20.一种计算?#20302;常?#21253;括:
通过网络接收程序代码和数据的网络接口;
存储程序代码和数据的存储器;
利用多个核执行程序代码并且处理数据的处理器;
用于经由键盘、鼠标或其它输入设备接收用户输入的用户输入接口;
其中网络接口和用户输入接口配置为生成一个或多个中断;以及
将中断分组到多个中断域中的中断控制器,每一个中断域具有分配给它的一个或多个
中断的集合并且将集合中的中断映射到多个核中的一个或多个。
21.如权利要求20中的?#20302;常?#36824;包括:
包含用于每一个中断域的条目的一个或多个中断域配置寄存器(IDCR),每一个条目包
括标识一个或多个核以服务被分配给每一个相应中断域的中断的目的地地址。
22.如权利要求21中的?#20302;常?#20854;中目的地地址字段包括依照处理器架构和相关联的中
断控制器的可配置字段。
23.如权利要求21中的?#20302;常?#36824;包括:
包含用于每一个中断的条目的一个或多个中断配置寄存器,每一个条目包括标识中断
被分配给的中断域的中断域字段。
24.如权利要求21中的?#20302;常?#20854;中IDCR中的每一个条目进一步包括指定用于中断递送
的一个或多个附加参数的递送模式字段、指定是否要向域分配中断的域掩蔽、以及指定是
否要使用物理或逻辑寻?#32442;?#24335;的目的地模式。
25.如权利要求20中的?#20302;常?#20854;中响应于新中断的到达,中断控制器咨询中断域以标识
处理新中断的核。

说明书

用于配置中断的集合的装置和方法

技术领域

本发明的实施例大体涉及计算机?#20302;?#30340;领域。更具体地,本发明的实施例涉及用
于编程中断的集合的装置和方法。

背景技术

在计算?#20302;?#20013;,中断是通过指示需要来自处理器的立即关注的事件的硬件或软件
生成的信号(即,要求处理器正执行的当前线程的中断)。处理器通过暂停其当前执行线程、
保存状态(使得其可以在其停止的地方再开始执行)以及执行被称为中断处置器的功能以
服务事件而进行响应。中断是暂时的;在中断处置器完成之后,处理器?#25351;?#32447;程的执行。

硬件中断由设备使用来传送它?#19988;?#27714;来自操作?#20302;?#30340;关注并且使用发送给处理
器的电子警报信号实现。例如,键盘或鼠标可以分别响应于用户按压键盘上的按键或者移
动鼠标而触发中断请求。作为响应,使处理器中断以读取键击或鼠标位置。发起硬件中断的
动作被称为中断请求。硬件中断的数目受到向处理器的中断请求(IRQ)线路的数目所限制,
但是可以存在数百个不同的软件中断。

当前多处理器和/或多核?#20302;騁览?#20110;高级可编程中断控制器(APIC)来处理定向至
不同处理器/核的中断。APIC可以是切分架构设计,具有通常集成到处理器/核中的本地组
件(LAPIC),以及?#20302;?#24635;线上的可选输入/输出(I/O)-APIC。

在IO-APIC中,中断分布是基于固定目的地或者可再定向目的地。通常,不能使用
对称多处理的?#24230;?#24335;?#20302;?#36873;择使用固定目的地模式。在这样的情况下,中断的目的地出于
各种原因而必须频繁地再编程。在固定目的地模式中,中断朝向某一个(多个)核/(多个)处
理器的亲和性需要取决于所执行的使用情况进行再配置。一次一个地再配置中断变成开销
并且这种由于再编程所致的等待时间可能够影响?#20302;?#24615;能。

附图说明

图1A是图示了根据本发明的实施例的示例性有序流水线和示例性寄存器重命名、
无序发布/执行流水线二者的框图;

图1B是图示了根据本发明的实施例的要包括在处理器中的示例性寄存器重命名、无序
发布/执行架构核和有序架构核的示例性实施例二者的框图;

图2是根据本发明的实施例的具有集成存储器控制器和图形的多核处理器和单核处理
器的框图;

图3图示了依照本发明的一个实施例的?#20302;?#30340;框图;

图4图示了依照本发明的实施例的第二?#20302;?#30340;框图;

图5图示了依照本发明的实施例的第三?#20302;?#30340;框图;

图6图示了依照本发明的实施例的片上?#20302;常⊿oC)的框图;

图7图示了根据本发明的实施例的对比将源指令集中的二进制指令变换成目标指令集
中的二进制指令的软件指令变换器的使用的框图;

图8图示了接收不同中断集合的多核处理器的不同核;

图9图示了再分配中断使得一个核接收所有中断并且其它核可以?#36824;?#26029;的中断控制
器;

图10图示了基于所检测的负载而执行负载均衡使得一个核比另一个核接收更多中断
的中断控制器;

图11A-B图示了其中在中断域的粒度下管理中断的本发明的一个实施例;

图12图示了中断域配置寄存器的一个实施例;

图13图示了中断配置寄存器的实施例;

图14图示了依照本发明的一个实施例的中断域逻辑;以及

图15图示了依照本发明的一个实施例的方法。

具体实施方式

示例性处理器架构

图1A是图示了根据本发明的实施例的示例性有序提取、解码、隐退流水线和示例性寄
存器重命名、无序发布/执行流水线二者的框图。图1B是图示了根据本发明的实施例的要包
括在处理器中的示例性寄存器重命名、无序发布/执行架构核和有序提取、解码、隐退核的
示例性实施例二者的框图。图1A-B中的实线框图示了流水线和核的有序部分,而虚线框的
可选添加图示了寄存器重命名、无序发布/执行流水线和核。

在图1A中,处理器流水线100包括提取级102、长度解码级104、解码级106、分配级
108、重命名级110、调度(还已知为分派或发布)级112、寄存器读取/存储器读取级114、执行
级116、写回/存储器写入级118、例外处置级122和交付级124。

图1B示出了处理器核190,其包括耦合到执行引擎单元150的前端单元130,并且二
者耦合到存储器单元170。核190可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)
核、非常长指令?#37073;╒LIW)核或者混合式或可替换的核类型。作为?#33267;?#19968;个选项,核190可以
是专用核,诸如例如网络或通信核、压缩引擎、协同处理器核、通用计算图形处理单元
(GPGPU)核、图形核等?#21462;?br />

前端单元130包括耦合到指令高速缓存单元134的分支预测单元132,指令高速缓
存单元134耦合到指令转换后备缓冲器(TLB)136,指令转换后备缓冲器(TLB)136耦合到指
令提取单元138,指令提取单元138耦合到解码单元140。解码单元140(或解码器)可以对指
令进行解码,并且作为输出而生成一个或多个微操作、微代码进入点、微指令、其它指令或
者其它控制信号,其从原始指令解码或者以其它方式反映原始指令或者从原始指令导出。
解码单元140可以使用各种不同机制实现。适合的机制的示例包括但不限于查?#20918;懟?#30828;件实
现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)?#21462;?#22312;一个实施例中,核190包括微代码
ROM或者其它介?#21097;?#20854;存储用于某些宏观指令的微代码(例如,在解码单元140中或者以其它
方式在前端单元130内)。解码单元140耦合到执行引擎单元150中的重命名/分配器单元
152。

执行引擎单元150包括耦合到隐?#35828;?#20803;154和一个或多个调度器单元156的集合的
重命名/分配器单元152。(多个)调度器单元156表示任何数目的不同调度器,包括预留站、
中央指令窗口?#21462;#?#22810;个)调度器单元156耦合到(多个)物理寄存器文件的(多个)单元158。
(多个)物理寄存器文件单元158中的每一个表示一个或多个物理寄存器文件,不同的物理
寄存器文件存储一个或多个不同的数据类型,诸如标?#31354;?#25968;、标量浮点数、组合整数、组合
浮点数、矢?#31354;?#25968;、矢量浮点数、状态(例如,作为要执行的下一指令的地址的指令指针)?#21462;?br />在一个实施例中,(多个)物理寄存器文件的单元158包括矢量寄存器单元、写入掩蔽寄存器
单元和标量寄存器单元。这些寄存器单元可以提供架构矢量寄存器、矢量掩蔽寄存器和通
用寄存器。(多个)物理寄存器文件的(多个)单元158被隐?#35828;?#20803;154所重叠以说明其中可以
实现寄存器重命名和无序执行的各种方式(例如,使用(多个)再排序缓冲器和(多个)隐退
寄存器文件;使用(多个)未来文件、(多个)历史缓冲器和(多个)隐退寄存器文件;使用寄存
器图和寄存器池;等等)。隐?#35828;?#20803;154和(多个)物理寄存器文件的(多个)单元158耦合到
(多个)执行群簇160。(多个)执行群簇160包括一个或多个执?#26800;?#20803;162的集合以及一个或
多个存储器访?#23454;?#20803;164的集合。执?#26800;?#20803;162可以在各种类型的数据(例如,标量浮点数、
组合整数、组合浮点数、矢?#31354;?#25968;、矢量浮点数)上实施各种操作(例如,移位、加法、减法、相
乘)。尽管一些实施例可以包括专用于特定功能或者功能集合的数个执?#26800;?#20803;,但是其它实
施例可以包括仅一个执?#26800;?#20803;或者全部执行全部功能的多个执?#26800;?#20803;。(多个)调度器单元
156、(多个)物理寄存器文件的(多个)单元158和(多个)执行群簇160被示出为可能地复数
个,因为某些实施例创建用于某些类型的数据/操作的分离流水线(例如,标?#31354;?#25968;流水线、
标量浮点数/组合整数/组合浮点数/矢?#31354;?#25968;/矢量浮点数流水线,和/或各自具有其自身
的调度器单元、(多个)物理寄存器文件的单元和/或执行群簇的存储器访问流水线——并
?#20197;?#20998;离的存储器访问流水线的情况下,实?#21046;?#20013;仅该流水线的执行群簇具有(多个)存储
器访?#23454;?#20803;164的某些实施例)。还应当理解到,在使用分离流水线的情况下,这些流水线中
的一个或多个可以是无序发布/执行并且其它流水线是有序的。

存储器访?#23454;?#20803;164的集合耦合到存储器单元170,其包括耦合到数据高速缓存单
元174的数据TLB单元172,数据高速缓存单元174耦合到等级2(L2)高速缓存单元176。在一
个示例性实施例中,存储器访?#23454;?#20803;164可以包括负载单元、存储地址单元和存储数据单
元,其中每一个耦合到存储器单元170中的数据TLB单元172。指令高速缓存单元134进一步
耦合到存储器单元170中的等级2(L2)高速缓存单元176。L2高速缓存单元176耦合到一个或
多个其它等级的高速缓存器并且最终耦合到主存储器。

用示例的方式,示例性寄存器重命名、无序发布/执行核架构可以如下实现流水线
100:1)指令提取138实施提取和长度解码级102和104;2)解码单元140实施解码级106;3)重
命名/分配器单元152实施分配级108和重命名级110;4)(多个)调度器单元156实施调度级
112;5)(多个)物理寄存器文件的(多个)单元158和存储器单元170实施寄存器读取/存储器
读取级114;执行群簇160实施执行级116;6)存储器单元170和(多个)物理寄存器文件的(多
个)单元158实施写回/存储器写入级118;7)各种单元可以牵涉在例外处理级122中;以及8)
隐?#35828;?#20803;154和(多个)物理寄存器文件的(多个)单元158实施交付级124。

核190可以支持一个或多个指令集(例如,x86指令集(其中具有已经随较新版本添
加的一些扩展));CA、Sunnyvale的MIPS Technologies的MIPS指令集;CA、Sunnyvale的ARM
Holdings的ARM指令集(其中具有可选附加扩展,诸如NEON),其包括本文中描述的(多个)指
令。在一个实施例中,核190包括支持组合数据指令集扩展(例如,AVX1、AVX2和/或?#25345;中?#24335;
的通用矢量友好指令格式(U=0和/或U=1),其在下文描述)的逻辑,由此允许使用组合数据
执行由许多多媒体应用使用的操作。

应当理解到,核可以支持多线程处理(执行操作或线程的两个或更多并行集合),
并且可以以各种方式完成此,包括时间切分多线程处理、同时多线程处理(其中单个物理核
提供用于物理核同时多线程处理的每一个线程的逻辑核)或者其组合(例如,时间切分提取
和解码以及在此之后的同时多线程处理,诸如在Intel?超线程处理技术中)。

尽管在无序执行的上下文中描述了寄存器重命名,但是应当理解到,寄存器重命
名可以使用在有序架构中。尽管所图示的处理器的实施例还包括分离的指令和数据高速缓
存单元134/174以及共享的L2高速缓存单元176,但是可替换实施例可以具有用于指令和数
据二者的单个内部高速缓存器,诸如例如等级1(L1)内部高速缓存器或者多个等级的内部
高速缓存器。在一些实施例中,?#20302;?#21487;以包括内部高速缓存器以及核和/或处理器外部的外
部高速缓存器的组合。可替换地,所有高速缓存器可以在核和/或处理器外部。

图2是根据本发明的实施例的处理器200的框图,处理器200可以具有多于一个核,
可以具有集成存储器控制器,并且可以具有集成图形。图2中的实线框图示了具有单个核
202A、?#20302;?#20195;理210、一个或多个总线控制器单元216的集合的处理器200,而虚线框的可选
添加图示了具有多个核202A-N、?#20302;?#20195;理单元210中的一个或多个集成存储器控制器单元
214的集合以及专用逻辑208的可替换处理器200。

因而,处理器200的不同实现可以包括:1)具有作为集成图形和/或科学(吞吐量)
逻辑(其可以包括一个或多个核)的专用逻辑208以及作为一个或多个通用核(例如,通用有
序核、通用无序核、两个的组合)的核202A-N的CPU;2)具有作为主要意图用于图形和/或科
学(吞吐量)的大量专用核的核202A-N的协同处理器;以及3)具有作为大?#23458;?#29992;有序核的核
202A-N的协同处理器。因而,处理器200可以是通用处理器、协同处理器或者专用处理器,诸
如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的
许多集成核(MIC)协同处理器(包括30个或者更多个核)、?#24230;?#24335;处理器等?#21462;?#22788;理器可以实
现在一个或多个芯片上。处理器200可以是一个或多个衬底的部分和/或可以使用数个处理
技术(诸如例如BiCMOS、CMOS或NMOS)中的任一个实现在一个或多个衬底上。

存储器分层结构包括核内的一个或多个等级的高速缓存器、一个或多个共享的高
速缓存单元206的集合、以及耦合到集成存储器控制器单元214的集合的外部存储器(未示
出)。共享高速缓存单元206的集合可以包括一个或多个中间等级的高速缓存器,诸如等级2
(L2)、等级3(L3)、等级4(L4)或者其它等级的高速缓存器、最后等级的高速缓存器(LLC)和/
或其组合。尽管在一个实施例中基于环的互连单元212互连集成图形逻辑208、共享高速缓
存单元206的集合以及?#20302;?#20195;理单元210/(多个)集成存储器控制器单元214,但是可替换实
施例可以使用任何数目的公知技术来互连这样的单元。在一个实施例中,在一个或多个高
速缓存单元206和核202-A-N之间维持一致性。

在一些实施例中,一个或多个核202A-N能够进行多线程处理。?#20302;?#20195;理210包括协
调和操作核202A-N的?#20999;?#32452;件。?#20302;?#20195;理单元210可以包括例如电力控制单元(PCU)和显示
单元。PCU可以是或者包括用于调节核202A-N和集成图形逻辑208的电力状态所需要的逻辑
和组件。?#20801;镜?#20803;用于驱动一个或多个外部连接的显示器。

核202A-N可以在架构指令集方面是同质或异质的;也就是说,核202A-N中的两个
或多个可能能够执行相同指令集;而其它可能能够仅执行该指令集的子集或者不同指令
集。在一个实施例中,核202A-N?#19988;?#36136;的并且包括下文描述的“小”核和“大”核。

图3-6是示例性计算机架构的框图。用于膝上型电脑、桌上型电脑、手持式PC、个人
数?#31181;?#25163;、工程工作站、服务器、网络设备、网络集线器、开关、?#24230;?#24335;处理器、数?#20013;?#21495;处理
器(DSP)、图形设备、视频游戏设备、机顶?#23567;?#24494;控制器、蜂窝?#21482;?#20415;携式媒体播放器、手持
式设备和各?#21046;?#23427;电子设备的现有技术中已知的其它?#20302;?#35774;计和配置也是适合的。一般
地,能够并入如本文中公开的处理器和/或其它执?#26032;?#36753;的巨大各种?#20302;?#25110;电子设备是大
体适合的。

现在参照图3,示出了依照本发明的一个实施例的?#20302;?00的框图。?#20302;?00可以包
括耦合到控制器集线器320的一个或多个处理器310,315。在一个实施例中,控制器集线器
320包括图?#26410;?#20648;器控制器集线器(GMCH)390和输入/输出集线器(IOH)350(其可以处于分
离芯片上);GMCH 390包括存储器340和协同处理器345耦合到的存储器和图形控制器;IOH
350将输入/输出(I/O)设备360耦合到GMCH 390。可替换地,存储器和图形控制器中的一个
或两个集成在处理器内(如本文中所述),存储器340和协同处理器345直接耦合到处理器
310,以及具有IOH 350的单个芯片中的控制器集线器320耦合到处理器310。

在图3中利用虚线标示附加处理器315的可选特性。每一个处理器310,315可以包
括本文中描述的处理核中的一个或多个并且可以是某一版本的处理器200。

存储器340可以例如是动态随机存取存储器(DRAM)、相变存储器(PCM)或者两个的
组合。对于至少一个实施例,控制器集线器320经由多点分支总线(诸如,前侧总线(FSB))、
点对点接口(诸如快速路径互连(QPI)或者类似连接395与(多个)处理器310,315通信。

在一个实施例中,协同处理器345是专用处理器,诸如例如高吞吐量MIC处理器、网
络或通信处理器、压缩引擎、图形处理器、GPGPU、?#24230;?#24335;处理器等?#21462;?#22312;一个实施例中,控制
器集线器320可以包括集成的图形加速器。

在物理资源310,315之间可以存在在包括架构、微架构、热学、功耗特性等的指标
的一系列度量方面的各种差异。

在一个实施例中,处理器310执行控制一般类型的数据处理操作的指令。?#24230;?#22312;指
令内的可以是协同处理器指令。处理器310将这些协同处理器指令识别为具有应当由附连
的协同处理器345执行的类型。相应地,处理器310在协同处理器总线或者其它互连上向协
同处理器345发布这些协同处理器指令(或者表示协同处理器指令的控制信号)。(多个)协
同处理器345接受并且执行所接收的协同处理器指令。

现在参照图4,示出了依照本发明的实施例的第一个更加具体的示例性?#20302;?00的
框图。如在图4中所示,多处理器?#20302;?00是点对点互连?#20302;常?#24182;且包括经由点对点互连450
耦合的第一处理器470和第二处理器480。处理器470和480中的每一个可以是某一版本的处
理器200。在本发明的一个实施例中,处理器470和480分别是处理器310和315,而协同处理
器438是协同处理器345。在另一个实施例中,处理器470和480分别是处理器310和协同处理
器345。

处理器470和480被示出为分别包括集成的存储器控制器(IMC)单元472和482。处
理器470还包括作为其总线控制器单元的部分的点对点(P-P)接口476和478;类似地,第二
处理器480包括P-P接口486和488。处理器470,480可以使用P-P接口电路478,488、经由点对
点(P-P)接口450交换信息。如在图4中所示,IMC 472和482将处理器耦合到相应的存储器,
也就是存储器432和存储器434,其可以是本地附连到相应处理器的主存储器的部分。

处理器470,480可以各自使用点对点接口电路476,494,486,498、经由单个P-P接
口452,454与芯片集490交换信息。芯片集490可以可选地经由高性能接口439与协同处理器
438交换信息。在一个实施例中,协同处理器438是专用处理器,诸如例如高吞吐量MIC处理
器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、?#24230;?#24335;处理器?#21462;?br />

共享的高速缓存器(未示出)可以包括在任一处理器中或者两个处理器外部,但经
由P-P互连与处理器连接,使得任一个或两个处理器的本地高速缓存信息可以存储在共享
的高速缓存器中,如果处理器放置到低电力模式中的话。

芯片集490可以经由接口496耦合到第一总线416。在一个实施例中,第一总线416
可以是外围组件互连(PCI)总线,或者是诸如PCI Express总线或另一个第三代I/O互连总
线之类的总线,尽管本发明的?#27573;?#19981;限于此。

如在图4中所示,各种I/O设备414连同总线桥418可以耦合到第一总线416,总线桥
418将第一总线416耦合到第二总线420。在一个实施例中,一个或多个附加的处理器415,诸
如协同处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如图形加速器或数?#20013;?#21495;处理
(DSP)单元)、现场可编程门阵列或者任何其它处理器,耦合到第一总线416。在一个实施例
中,第二总线420可以是低引脚计数(LPC)总线。各种设备可以耦合到第二总线420,包括例
如键盘和/或鼠标422、通信设备427和存储单元428,诸如盘驱动或者其它大容量存储设备,
其可以在一个实施例中包括指令/代码和数据430。另外,音频I/O 424可以耦合到第二总线
420。要指出,其它架构是可能的。例如,代替图4的点对点架构,?#20302;?#21487;以实现多点分支总线
或者其它这样的架构。

现在参照图5,示出了依照本发明的实施例的第二个更加具体的示例性?#20302;?00的
框图。图4和5中的相同元件承载相同参考标号,并且已经从图5省略图4的某些方面以便避
免使图5的其它方面混淆。

图5图示了处理器470,480可以分别包括集成的存储器和I/O控制逻辑(“CL?#20445;?72
和482。因而,CL 472,482包括集成的存储器控制器单元并且包括I/O控制逻辑。图5图示了
不仅存储器432,434耦合到CL 472,482,而且I/O设备514还耦合到控制逻辑472,482。传统
I/O设备515耦合到芯片集490。

现在参照图6,示出了依照本发明的实施例的SoC 600的框图。图2中的相似元件承
载相同参考标号。而且,虚线框是更为高级的SoC上的可选特征。在图6中,(多个)互连单元
602耦合到:应用处理器610,其包括一个或多个核202A-N的集合和(多个)共享的高速缓存
单元206;?#20302;?#20195;理单元210;(多个)总线控制器单元216;(多个)集成的存储器控制器单元
214;一个或多个协同处理器620的集合,其可以包括集成的图形逻辑、图像处理器、音频处
理器和视频处理器;静态随机存取存储器(SRAM)单元630?#24674;?#25509;存储器存取(DMA)单元632;
以及用于耦合到一个或多个外部显示器的?#20801;镜?#20803;640。在一个实施例中,(多个)协同处理
器620包括专用处理器,诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理
器、?#24230;?#24335;处理器等?#21462;?br />

本文公开的机制的实施例可以实现在硬件、软件、固件、或者这样的实现方法的组
合中。本发明的实施例可以实现为在可编程?#20302;?#19978;执行的计算机程序或程序代码,可编程
?#20302;?#21253;括至少一个处理器、存储?#20302;常?#21253;括?#36164;?#24615;和?#19988;资?#24615;的存储器和/或存储元件)、至
少一个输入设备和至少一个输出设备。

可以应用程序代码,诸如在图4中图示的代码430,以输入指令来实施本文描述的
功能并且生成输出信息。输出信息可以以已知方式应用于一个或多个输出设备。出于本申
请的目的,处理?#20302;?#21253;括任何?#20302;常?#20854;具有诸如例如处理器;数?#20013;?#21495;处理器(DSP)、微控制
器、专用集成电路(ASIC)或微处理器。

程序代码可以实现在高级程序性或面向对象的编程语言中以与处理?#20302;?#36890;信。程
序代码还可以实现在汇编或机器语言中,如果期望的话。事实上,本文描述的机制在?#27573;?#26041;
面不限于任何特定编程语言。在任何情况下,语言可以是经编译或解译的语言。

至少一个实施例的一个或多个方面可以通过存储在机器可读介质上的代表性指
令(其表示处理器内的各种逻辑)来实?#37073;?#20195;表性指令在由机器读取时使机器制造逻辑以实
施本文中描述的技术。称为“IP核”的这样的表示可以存储在有形的机器可读介质上并且供
应给各种客户或制造设施以便加载到实际地制造逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于由机器或设备形成或制造的物品的
非暂时性、有形布置,包括存储介?#21097;?#35832;如硬盘,包括软盘、光盘、压缩盘只读存储器(CD-
ROM)、压缩盘可再写(CD-RW)和磁光盘的任何其它类型的盘,诸如只读存储器(ROM)之类的
半导体设备,诸如动态随机存取存储器(DRAM)之类的随机存取存储器(RAM),静态随机存取
存储器(SRAM),可擦除可编程只读存储器(EPROM),?#20102;?#23384;储器,电气可擦除可编程只读存
储器(EEPROM),相变存储器(PCM),磁性或光学卡,或者适用于存储电子指令的任何其它类
型的介质。

相应地,本发明的实施例还包括包含指令或包含设计数据的非暂时性、有形机器
可读介?#21097;?#25152;述设计数据诸如硬件描述语言(HDL),其限定本文中描述的结构、电路、装置、
处理器和/或?#20302;程?#24449;。这样的实施例还可以被称为程序产品。

在一些情况下,指令变换器可以用于将指令从源指令集变换到目标指令集。例如,
指令变换器可以将指令转换(例如,使用静态二进制转换、动态二进制转换,包括动态编
译)、变化、仿真或者以其它方式变换成要由核处理的一个或多个其它指令。指令变换器可
以实现在软件、硬件、固件或者其组合中。指令变换器可以在处理器上、处理器外、或者部分
在处理器上并且部分在处理器外。

图7是根据本发明的实施例的对比将源指令集中的二进制指令变换成目标指令集
中的二进制指令的软件指令变换器的使用的框图。在所图示的实施例中,指令变换器是软
件指令变换器,尽管可替换地,指令变换器可以实现在软件、固件、硬件或其各种组合中。图
7示出了可以使用x86编译器704对高级语言702中的程序进行编译以生成x86二进制代码
706,其可以本机地由具有至少一个x86指令集核716的处理器执行。具有至少一个x86指令
集核716的处理器表示任何处理器,其可以通过兼容地执行或者以其它方式处理(1)因特尔
x86指令集核的指令集的大量部分或者(2)目标是在具有至少一个x86指令集核的因特尔处
理器上运行的对象代码版本的应用或其它软件来执行基本上与具有至少一个x86指令集核
的因特尔处理器相同的功能,以便实现与具有至少一个x86指令集核的因特尔处理器基本
上相同的结果。x86编译器704表示可操作为生成x86二进制代码706(例如,对象代码)的编
译器,x86二进制代码706可以在具有或者没有附加链接处理的情况下在具有至少一个x86
指令集核716的处理器上执行。

类似地,图7示出了高级语言702中的程序可以使用可替换指令集编译器708编译
以生成可以本机地由没有至少一个x86指令集核714的处理器(例如,具有核的处理器,核执
行CA、Sunnyvale的MIPS Technologies的MIPS指令集和/或执行CA、Sunnyvale的ARM
Holdings的ARM指令集)执行的可替换指令集二进制代码710。指令变换器712用于将x86二
进制代码706变换成可以本机地由没有x86指令集核714的处理器执行的代码。这种经变换
的代码不大可能与可替换指令集二进制代码710相同,因为能够实?#25191;?#30340;指令变换器难以
制造;然而,经变换的代码将完成一般操作并且由来自可替换指令集的指令构成。因而,指
令变换器712表示软件、固件、硬件或其组合,其通过仿真、模拟或任何其它过程而允许没有
x86指令集处理器或核的处理器或其它电子设备执行x86二进制代码706。

用于配置中断的集合的装置和方法

如上面所提及,在固定目的地模式中,中断朝向某一个(多个)核/(多个)处理器的亲和
力可能需要取决于所执行的使用情况而频繁地再配置。一次一个地再配置中断变成可能影
响?#20302;?#24615;能的开销。

以下描述的本发明的实施例包括用于一起配置中断的集合的技术。特别地,一个
实施例包括用于多处理器和/或多核处理器的中断控制器,其中中断的集合智能地一起分
组到中断域中。如本文中使用的,中断域包括一个或多个中断的集合。可以使每一个中断属
于中断域,并且用于中断递送的目的地在中断域的等?#26029;?#37197;置。

在以下?#33268;?#20013;,相互相关的中断的集合被称为“中断集合”。本发明的实施例向软
件实现提供了多功能性。在其中对称多处理不是选项的一些?#20302;?#20013;,要求相互相关的中断
服务例程的集合总是在相同处理器核上执行。在这样的?#20302;?#20013;,存在以下使用情况:其中中
断集合必须配置成在不同时间处在不同核上执行。

图8图示了具有中断控制逻辑821以便基于由每一个核处置的中断集合向多核处
理器810的第一核(核-0 800)或者第二核(核-1 801)转发中断的中断控制器820的一个实
施例。在所图示的示例中,存在布置到六个中断集合0-6中的256个中断(IRQ0-IRQ255)(例
如,IRQ0-IRQ41=中断集合1,IRQ42-IRQ83=中断集合2等)。然而,应当指出,本发明的根本原
理不限于任何特定数目的中断或者中断集合的布置。

在一个实施例中,每一个中断与经由中断配置寄存器接口822可访问的中断配置
寄存器(ICR)相关联。在图8中,存在256个中断配置寄存器ICR0-ICR255,一个用于每一个可
能的中断请求线路0-255。ICR的一个示例在下文关于图13(其示出了依照本发明的一个实
施例的中断配置寄存器1131可以如何编程以使其对应的中断与中断域相关联)描述。在图8
中图示的示例中,中断控制器820配置?#19978;?#26680;-0 800转发来自中断集合-1、中断集合-2和中
断集合-3的中断并且向核-1 801转发来自中断集合-4、中断集合-5和中断集合-6的中断。
中断集合1包括中断0-41;中断集合2包括中断42-83;中断集合3包括中断84-127;中断集合
4包括中断128-169;中断集合5包括中断170-211;以及中断集合6包括中断212-255。

在下文中描述具体使用情况,包括其中要求再配置一个或多个中断集合的?#20999;?br />

使用情况-1:关断处理器核以节省电力

如在图9中图示,如果核-0 800上的负载减少(例如,指定阈值以下),则核-1 801上的
中断集合 4-6可以瞄准核-0 800。因而,核-1 801现在可以放置到如所图示的关断状态中
(或者另一个低电力状态中)。在该情况下,中断控制器820再瞄准所有中断集合,其瞄准到
核-1 801到核-0 800。

使用情况-2:接通处理器核

相比于使用情况1,如果核-0 800上的负载超出某些限制,则可能变得有益的是接通
核-1 801。在该场景中,中断集合中的一些可能需要再瞄准回到核-1 801,以实现与图8中
的情况类似的情况。

使用情况-3:中断集合的迁移

在一些实现中,软件可以决定将中断集合从一个核迁移至另一个核。例如,如果存在跨
核的负载非均衡(例如,因为一个核处理消耗显著处理器资源的线程),则可能谨慎的是将
一个或多个中断集合瞄准到较少负载的?#20999;?#26680;。在图10中,例如,已经确定的是,核-0 800
要比核-1 801更?#26144;?#37325;地负载。同样地,中断控制器820已经将中断集合-1从核-0 800再瞄
准到核-1 801以均衡两个核上的负载。

在所有以上使用情况中,当前实现要求每一个中断线路单独地(即,一次一个地)
编程,其显著增大了等待时间。单独地编程每一个中断的等待时间可能结果是显著瓶?#20445;?#22914;
果这样的再编程的?#24503;?#20026;高的话。

本发明的一个实施例通过促进中断集合的基元(atomic)编程而避免该瓶颈。特别
地,中断控制器820可以限定最优数目的中断域。在以下提供的示例中,存在256个中断之中
的16个中断域。然而,应当指出,本发明的根本原理不限于任何特定数目的中断域或中断。
每一个中断可以配置成属于中断域。属于中断域的这样的中断将继承该中断域的属性。在
一个实施例中,每一个中断域的属性之一是中断域的中断应当递送至的目的地核。用示例
而非限制的方式,其它属性可以包括中断集合的掩蔽、启用和禁用。通过将中断分组成域并
且然后提供配置域属性的能力,仅执行了用于每一个中断域的单个配置操作,由此显著地
减少与各个中断编程相关联的等待时间。

如在图11A中所图示,实现在中断控制器820内的中断域逻辑1150将多个中断线路
1101-1108中的每一个分配给多个中断域1111-1113中的每一个。在一个实施例中,诸如在
图13中示出的中断配置寄存器1131包括指定该特定中断线路1101-1108与中断域1111-
1113之间的映射的数据。在所示出的具体示例中,中断线路1101,1103和1105全部被分配给
中断域1111;中断线路1102和1106全部被分配给中断域1112;中断线路1104和1107全部被
分配给中断域1113。此外,图11A图示了诸如中断线路1108之类的一些中断线路可能没有被
分配给中断域。如所图示的,中断域逻辑1150对于采用如所描述的中断域1111-1113的某些
中断线路1101-1107可以操作在“有效模式”中,并且对于没有分配给域的?#20999;?#20013;断线路可
以操作在“旁?#32442;?#24335;”中。

在一个实施例中,每一个中断域1111-1113配置?#19978;?#22266;定核或者固定核群组发送
中断。例如,在图11A中,中断域1111配置?#19978;?#26680;-0 800或核-2 802发送中断。中断域1112配
置成仅向核-0 800发送中断,并且中断域1113配置成仅向核-1 801发送中断。在一个实施
例中,如果用于中断的目的地核要改变,则其可以简单地通过再编程与中断域相关联的目
的地核来完成(而不是每一个单独中断的逐个编程)。

如在图11B中的实施例中所图示,中断控制逻辑821包括用于依照如本文中描述的
中断域处理中断的中断域逻辑1150。此外,中断配置寄存器接口822提供中断控制器820对
(多个)中断域配置寄存器(IDCR)1130和中断配置寄存器(ICR)1131的访问。如下文中所述,
这两个寄存器集合可以动态地编程以将中断分配给中断域并且将中断域分配给如本文中
描述的核/处理器。

图12图示了包括用于16个编程的中断域(INTDOM_0、INTDOM_1,…INTDOM_16)的条
目的中断域配置寄存器的一个实施例。在该示例中,每一个域可以配置有不同的目的地地
址字段(DSTF),其是接收用于该域的中断的(多个)目的地处理器/(多个)核的地址。例如,
在一个实施例中,每一个64位IDCR条目的前8位(D0-D7)包括DSTF。用示例而非限制的方式,
APIC群组的8位APIC ID或逻辑掩蔽可以编程在DSTF中。在一个实施例中,DSTF字段可以编
码LAPIC的逻辑或物理地址。

在图12中图示的其它字段包括递送模式(DELM)字段,其指定用于中断递送的附加
参数。在一个实施例中,指定固定递送模式,其中将中断信号递送至由DSTF字段指定的所有
(多个)处理器/(多个)核。DELM还可以指定最低优先级模式,其中在目的地字段中列出的所
有处理器之中,将中断信号递送至在最低优先?#26029;?#25191;行的处理器核。还可以实?#21046;?#20182;已知
的中断递送模式。

在一个实施例中,域目的地模式(DSTM)字段包括1位字段,其指示是否由中断控制
器820使用物理或逻辑寻址。最终地,域掩蔽位指示是否使用中断掩蔽。在一个实施例中,值
1指示该域中的中断信号被掩蔽。

因而,以上描述的(多个)中断域配置寄存器1130允许整个中断域的基元编程。然
而,应当指出,对于在中断域配置寄存器1130中使用的编码的各?#20013;?#25913;然而仍?#29615;?#21512;本发
明的根本原理。

图13图示了中断配置寄存器1131可以如何编程以使其对应的中断与中断域相关
联的一个示例。特别地,新的4位字段,域ID,包括在中断配置寄存器1131中,并且可以被编
码以标识16个中断域中的一个。中断因而将变为所指定的中断域的?#31245;薄?#22914;在图11A中所图
示,ICR 1131可以包括在中断控制器820内并且由中断控制器820管理。在一个实施例中,可
以编程1位域启用字段以使对应的中断成为由域ID指定的中断域的?#31245;薄?br />

在图13中图示的其它已知字段包括8位中断矢量(INTVEC)字段,其是标识具体中
断的矢量数(例如,当前APIC中的32-255)。ICR 1131的所有其它字段仅在ICR 1131中的EN_
INTDOM被设定成0的情况下适用。递送模式(DELM)字段可以包括与以上针对IDCR描述的那
些相同或类似的参数(例如,固定、最低优先级)。类似地,目的地模式(DSTM)位指示是否使
用APIC的物理或逻辑寻址,并且目的地字段(DSTF)是属于该域的中断将被递送至的处理器
的目的地地址(例如,可以在此处编程APIC的群组的8位APIC ID或逻辑掩蔽)。然而,应当指
出,对于在中断配置寄存器1131中使用的编码的各?#20013;?#25913;然而仍?#29615;?#21512;本发明的根本原
理。

图14图示了依照本发明的一个实施例的中断域逻辑1150可以如何实现。具体地,
在所图示的实施例中,用户可编程中断配置寄存器1131向域ID解码器1410和中断配置开关
1412提供数据。将域ID解码器1410的输出以及来自用户可编程中断域配置寄存器1130的数
据提供给域属性开关1411,其作为响应而更新包含在内部消隐域配置寄存器1401中的数
据。中断配置开关1412然后使用来?#38405;?#37096;消隐域配置寄存器1401和用户可编程中断配置寄
存器1131的信息来向内部消隐中断配置寄存器1402中生成数据,其可以直接地由中断控制
逻辑使用以便向?#23454;?#30340;核/处理器转发中断。

在一个实施例中,中断域逻辑1150在两个模式中操作?#21495;?#36335;和有效。当处于旁?#32442;?br />式中时,如果“域启用?#34109;?#22312;ICR 1131中禁用,则中断控制逻辑821将使用如在ICR中指定的
中断配置。当处于有效模式中时,如果“域启用?#34109;?#22312;ICR 1131中启用,则中断控制逻辑821
将使用如在对应于域ID的IDCR 1130中指定的配置,其可以从ICR 1131读取,由域ID解码器
1410解码,并且提供给域属性开关1411。在一个实施例中,将仅在域掩蔽被禁用的情况下才
递送中断。

在一个实施例中,域ID解码器1410是使得域属性开关1411能够选择?#23454;?#30340;域配置
的简单解码器(例如,在所图示的实施例中,4:16位解码器)。响应于经解码的域ID,域属性
开关1411选择域的配置并且将域的配置复制到内部消隐域配置寄存器1401中。

在一个实施例中,中断配置开关1412从由ICR 1131指定的各个中断配置(如果域
禁用的话)或者从内部消隐域配置寄存器1401(如果域启用的话)选择中断配置。

因而,如果中断与域相关联,则域的配置将用于确定涉及该中断的动作。

以下伪代码示出了在具有和没有中断域的情况下再配置中断的示例。

在没有中断域的情况下

/*新的目的地地址*/

/*目的地地址的位定位*/

/*中断ID的示例列表*/


/*在全局水平下禁用*/


/*在全局水平下启用*/

以上的计算时间是O(n),其中n?#19988;?#20877;配置的中断的数目。

在具有中断域的情况下:

/*要再配置的域id*/

/*新的目的地地址*/

/*目的地地址的位定位*/


/*在全局或域水平下禁用*/

/*仅一个寄存
器写入!*/

/*在全局或域水平下启用*/

}

以上的计算时间是O(m),其中对于每一域支持的中断数目,m=1。因而,如果n是每一域
的中断数目,则针对其全局地禁用中断的计算时间和?#20013;?#26102;间减少因子O(1)/O(n)。配置中
断集合中的所有中断的效果可以通过编程一个寄存器而实?#37073;?#22914;果以上描述的逻辑实现在
硬件中的话。这将允许软件以基元方式编程中断的集合。

在图16中图示了依照本发明的一个实施例的方法。方法可以实现在以上描述的架
构的上下文内,但是不限于任何特定?#20302;?#26550;构。

在1600处,分配多个中断域并且将一个或多个核/处理器分配给每一个中断域。如
上文所提及,在一个实施例中,可以将多个核/处理器分配给单个中断域。

在1601处,将中断(例如,如在图11A中示出的中断线路)一起分组在每一个中断域
内。然而,在一个实施例中,可以不将某些中断分配给中断域(例如,诸如图11A中的中断线
路1108)。

响应于在1602处的新中断的到达,在1603处就是否将新中断分配给中断域做出确
定。如果是,则在1604处,依照中断域配置(例如,从以上描述的中断域配置寄存器1130读
取)标识配置成服务中断的核/处理器。在1605处,将中断发送给所指定的核/处理器(如由
中断域指定或者通过标准中断映射指定)。

在1606处,就核/处理器是否要求中断域内的再分配做出确定。例如,在负载均衡
实现中,可以做出以下确定:核/处理器之一处置指定阈值以上的处理负载,而其它核/处理
器空闲或者在显著减少的负载下操作。同样地,在1607处,可以通过中断域配置的直接配置
而将核/处理器再分配给不同的中断域。例如,具有显著负载的核/处理器可以从其中断域
的子集或全部移除,并且包含在该域中的中断可以被再分配给较不?#29616;?#36127;载的不同核/处
理器。在一个实施例中,这简单地通过中断域配置寄存器1130内的目的地地址的修改而完
成。

应当指出,以上描述的本发明的实施例可以实现成将中断再分布给任何形式的处
理元件,包括单独的核、处理器(在多处理器?#20302;?#20013;)或者任何其它形式的执行元件。

本发明的实施例可以包括以上已经描述的各种步骤。步骤可以体现在机器可执行
指令中,机器可执行指令可以用于使通用或专用处理器实施步骤。可替换地,这些步骤可以
通过包含用于实施步骤的硬布线逻辑的特定硬件组件或者通过编程计算机组件和自定义
硬件组件的任何组合来实施。

如本文中所述,指令可以是指硬件的具体配置,诸如配置成实施某些操作或者具
有预确定的功能性的专用集成电路(ASIC),或者存储在体现于非暂时性计算机可读介质中
的存储器中的软件指令。因而,在图中示出的技术可以使用代码和数据实?#37073;?#20195;码和数据在
一个或多个电子设备(例如,终端站、网络元件等)上存储和执行。这样的电子设备使用计算
机机器可读介质存储和(在内部和/或通过网络与其它电子设备)传送代码和数据,计算机
机器可读介质诸如非暂时性计算机机器可读存储介?#21097;?#20363;如,磁盘?#36824;?#30424;;随机存取存储器;
只读存储器;?#20102;?#23384;储器设备;相变存储器)和暂时性计算机机器可读通信介?#21097;?#20363;如,电
气、光学、声学或者其它形式的传播信号——诸如载波、红外信号、数?#20013;?#21495;等)。此外,这样
的电子设备典型地包括耦合到一个或多个其它组件的一个或多个处理器的集合,一个或多
个其它组件诸如一个或多个存储设备(非暂时性机器可读存储介?#21097;?#29992;户输入/输出设备
(例如,键盘、触摸屏和/或显示器)和网络连接。处理器的集合和其它组件的耦合典型地是
通过一个或多个总线和桥接(还称为总线控制器)。承载网络业务量的存储设备和信号分别
表示一个或多个机器可读存储介质和机器可读通信介质。因而,给定电子设备的存储设备
典型地存储用于在该电子设备的一个或多个处理器的集合上执行的代码和/或数据。当然,
本发明的实施例的一个或多个部分可以使用软件、固件和/或硬件的不同组合实现。贯穿该
详细描述,出于解释的目的,阐述众多具体?#38468;?#20197;便提供对本发明的透彻理解。然而,本领
域技术人员将显而易见的是,本发明可以在没有这些具体?#38468;?#20013;的一些的情况下实践。在
某些实例中,没有以详尽的?#38468;?#25551;述公知的结构和功能以便避免使本发明的主题混淆不
清。相应地,本发明的?#27573;?#21644;精神应?#24065;?#29031;随后的权利要求进?#20449;?#23450;。

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本文标题:用于配置中断的集合的装置和方法.pdf
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