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涉及多存储体存储器电路系统的系统和方法.pdf

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涉及 存储 存储器 电路 系统 方法
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摘要
申请专利号:

CN201580035410.2

申请日:

2015.06.05

公开号:

CN106663055A

公开日:

2017.05.10

当前法律状态:

实审

有效性:

审中

法?#19978;?#24773;: 实质审查的生效IPC(主分类):G06F 12/06申请日:20150605|||公开
IPC分类号: G06F12/06 主分类号: G06F12/06
申请人: GSI科技公司
发明人: L-L·舒; R·海格
地址: 美国加利福尼亚
优?#28909;ǎ?/td> 2014.06.05 US 62/008,451
专利代理机构: 中国国际贸?#29366;?#36827;委?#34987;?#19987;利商标事务所 11038 代理人: ?#36153;?#24070;
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法律状态
申请(专利)号:

CN201580035410.2

授权公告号:

|||

法律状态公告日:

2017.07.07|||2017.05.10

法律状态类型:

实质审查的生效|||公开

摘要

公开了多存储体SRAM设备、系统、操作多存储体SRAM的方法、和/或制造多存储体SRAM系统的方法。例如,例示性的多存储体SRAM和方法可以包括或涉及用于以下的特征:以特定频率捕获读地址和写地址,经由一个或多个拆分/组合过程拆分和/或组合它们,并且将它们送到每个SRAM存储体,在那里它们可以经由一个或多个拆分/组合过程被拆分和/或组合,以读和写特定的存储体。本文的一些实现还可以涉及用于以下的特征:以特定频率捕获两个节拍的写数据,经由一个或多个拆分/组合过程拆分和/或组合它们,并且将它们送到每个SRAM存储体,在那里它们可以经由一个或多个拆分/组合过程被拆分和/或组合以便写到特定的存储体。对存储体的读和写可以以小于或等于捕获频率的一半发生。

权利要求书

1.一种多存储体SRAM设备,包括:
(i)包括多个SRAM存储体的存储器阵列,每个SRAM存储体包括被组织为行和列的矩阵
的单端口SRAM存储器单元块、解码器、感测放大器和存储器单元存取电路系统,其中每个
SRAM存储体能够以最大频率f(m)操作并且被配置用于且能够在单个f(m)时钟周期内一起
执行读操作和写操作;
(ii)读/写控制输入电路,在单个频率为f(e)的外部时钟周期内接收读操作和写操作,
并且向每个SRAM存储体提供所述读操作和写操作;
(iii)地址输入电路,在单个频率为f(e)的外部时钟周期内接收读地址和写地址,并向
每个SRAM存储体提供所述读地址和写地址;
(iv)数据输入电路,在单个频率为f(e)的外部时钟周期内接收第一节拍的写数据和第
二节拍的写数据,并且向每个SRAM存储体提供这两个节拍的写数据;以及
(v)在所述多个SRAM存储体处的存储体存取电路系统,该存储体存取电路系统?#33719;?#25509;
到读/写控制输入电路、地址输入电路和数据输入电路,以不大于其最大工作频率f(m)的频
率控制对于SRAM存储体的读操作和写操作的组合;
其中,外部时钟频率f(e)至少是每个SRAM存储体能够以其操作的最大频率f(m)的两
倍,并且读/写控制电路系统以外部时钟频率f(e)操作,并且/或者地址电路系统以外部时
钟频率f(e)操作,并且/或者数据电路系统以外部时钟频率f(e)操作。
2.如权利要求1所述的设备或本文中任何权利要求所述的发明,其中,地址电路系统:
接收读地址和写地址,并且根据读地址和写地址形成读/写地址流,以将读/写地址流
送到对应的SRAM存储体;以及
将读/写地址拆分成读地址流和写地址流,并且根据读地址流和写地址流形成读/写地
址流,以从对应的SRAM存储体读和写;并且
其中,数据电路系统:
接收第一节拍和第二节拍的写数据并且根据第一节拍和第二节拍形成第一写数据流,
以将第一写数据流送到对应的SRAM存储体;以及
将第一写数据流拆分成用于将第一节拍写到对应的SRAM存储体的第二写数据流和用
于将第二节拍写到对应的SRAM存储体的第三写数据流。
3.如权利要求1所述的设备或本文中任何权利要求所述的发明,其中,在时钟周期内启
动的读操作与在同一时钟周期内启动的写操作配对,其中,要么对相同的SRAM存储体要么
对不同的SRAM存储体,在两个周期上顺序地执行读操作和写操作;
其中,读操作被执行短于两个周期的持续时间,写操作被执行短于或等于一个周期的
持续时间,并且读操作和写操作的组合持续时间不超过两个周期。
4.如权利要求1所述的设备或本文中任何权利要求所述的发明,还包括:
在每个时钟周期利用第一输入时钟来锁存读地址输入的地址电路系统;
在每个时钟周期利用第二输入时钟来锁存写地址输入的地址电路系统;
在每个时钟周期利用第一输入时钟来锁存读控制信号的控制电路系统;以及
在每个时钟周期利用第一输入时钟来锁存写控制信号的控制电路系统。
5.如权利要求1所述的设备或本文中任何权利要求所述的发明,其中,在读地址被输入
并且新的读操作随后被生成时,基于之前启动的读操作和写操作,由于一个或多个SRAM存
储体忙而将读地址限制到不忙的SRAM存储体;
其中,写地址不被限制,以致在任何时候任何SRAM存储体能够被写而?#36824;?#20043;前启动的
读操作和写操作如何。
6.如权利要求1所述的设备或本文中任何权利要求所述的发明,还包括以下中的一个
或多个:
第一数据输入时钟和第二数据输入时钟,分别与第一输入时钟和第二输入时钟平均同
步或物理上相同,其?#26800;?#20108;数据输入时钟是第一数据输入时钟的反相;
数据电路系统,其利用第一数据输入时钟来锁存每个写操作在每个时钟周期传送的第
一节拍的写数据;和/或
数据电路系统,其利用第二数据输入时钟来锁存每个写操作在每个时钟周期传送的第
二节拍的写数据。
7.如权利要求1所述的设备或本文中任何权利要求所述的发明,还包括:
地址输入锁存器/复用器,捕获读地址和写地址,并且将它们时分复用到被送到每个
SRAM存储体的单个地址流中。
8.如权利要求7所述的设备或本文中任何权利要求所述的发明,其中,地址输入锁存
器/复用器的第一部分包括:
第一地址寄存器/锁存器,在每个周期在第一输入时钟的上升沿捕获读地址,而?#36824;?#22312;
第一输入时钟的同一上升沿捕获的第一读控制的状态如何;
第二地址寄存器/锁存器,在其?#26800;?#19968;写控制在第一输入时钟的前一上升沿被捕获为
低/有效的周期?#24615;?#31532;二输入时钟的上升沿捕获写地址。
9.如权利要求7所述的设备或本文中任何权利要求所述的发明,其中,地址输入锁存
器/复用器的第二部分包括:
第一2:1地址复用器,将来自第一地址寄存器/锁存器和第二地址寄存器/锁存器的读
地址和写地址一起时分复用到随后被送到每个SRAM存储体的单个第一地址流中,
其中,第一输入时钟为高时从第一地址寄存器/锁存器选择要被复用到第一地址流中
的读地址,
其中,第二输入时钟为高时从第二地址寄存器/锁存器选择要被复用到第一地址流中
的写地址。
10.如权利要求1所述的设备或本文中任何权利要求所述的发明,还包括:
在每个SRAM存储体处的SRAM存储体电路系统,其将第一地址流中的存储体地址按照读
地址流和写地址流这两路解码并解复用为读存储体信号和写存储体信号,并且根据它们分
别生成读存储体信号时钟和写存储体信号时钟。
11.如权利要求1所述的设备或本文中任何权利要求所述的发明,还包括:
在每个SRAM存储体处的SRAM存储体电路系统,其将第一地址流中的地址按照读地址流
和写地址流这两路解码并解复用为读地址和写地址。
12.权利要求1所述的设备或本文中任何权利要求所述的发明,其中,第一地址流中的
非存储体地址在地址预解码器中被解码,其中SRAM存储体电路系统包括:
寄存器/锁存器,对经解码的非存储体地?#26041;?#34892;解复用并生成读地址和写地址。
13.如权利要求1所述的设备或本文中任何权利要求所述的发明,还包括:
在每个SRAM存储体处的地址复用器,其将读地址和写地址时分复用到单个SRAM地址流
中以便读和写对应的SRAM存储体。
14.如权利要求1所述的设备或本文中任何权利要求所述的发明,还包括:
在每个SRAM存储体处的SRAM存储体电路系统,其将SRAM存储体数据流中的两个节拍的
写数据按两路解复用为分开的存储体第一节拍的写数据和存储体第二节拍的写数据。
15.如权利要求1所述的设备或本文中任何权利要求所述的发明,还包括:
第一读控制输入和第一写控制输入,用于针对每个时钟周期在同一时钟周期内启动读
操作和写操作;
第一输入时钟和第二输入时钟,其?#26800;?#20108;输入时钟是第一输入时钟的反相。
16.如权利要求1所述的设备或本文中任何权利要求所述的发明,其中,地址电路系统
在每个时钟周期使用第一输入时钟来锁存读地址输入,并?#20197;?#27599;个时钟周期使用第二输入
时钟来锁存写地址输入。
17.如权利要求1所述的设备或本文中任何权利要求所述的发明:
其中,在时钟周期内启动的读操作与在同一时钟周期内启动的写操作配对,其中,要么
对相同的SRAM存储体要么对不同的SRAM存储体,在两个周期上顺序地执行读操作和写操
作;
其中,读操作被执行短于两个周期的持续时间,写操作被执行短于或等于一个周期的
持续时间,并且读操作和写操作的组合持续时间不超过两个周期。
18.如权利要求1所述的设备或本文中任何权利要求所述的发明,其中,在读地址被输
入并且新的读操作随后被生成时,基于之前启动的读操作和写操作,由于一个或多个SRAM
存储体忙而将读地址限制到不忙的SRAM存储体;
其中,写地址不被限制,以致在任何时候任何SRAM存储体能够被写而?#36824;?#20043;前启动的
读操作和写操作如何。
19.如权利要求1所述的设备或本文中任何权利要求所述的发明,还包括:
第一数据输入时钟和第二数据输入时钟,分别与第一输入时钟和第二输入时钟平均同
步或物理上相同,其中,第二数据输入时钟是第一数据输入时钟的反相;
数据电路系统,其利用第一数据输入时钟来锁存每个写操作在每个时钟周期传送的第
一节拍的写数据;以及
数据电路系统,其利用第二数据输入时钟来锁存每个写操作在每个时钟周期传送的第
二节拍的写数据。
20.如权利要求1所述的设备或本文中任何权利要求所述的发明,其中,数据电路系统
捕获在每个写操作传送的两个节拍的写数据并将其传播到多个SRAM存储体。
21.如权利要求1、权利要求2所述的设备或本文中任何权利要求所述的发明,其中读地
址和写地址包括选择所述多个SRAM存储体中的哪个存储体要被访问的一个或多个存储体
地址比特以及指定所选择的存储体内要访问的特定位置的一个或多个非存储体地址比特。
22.一种多存储体SRAM设备操作的方法,该方法包括:
(i)配置包括多个SRAM存储体的存储器阵列,每个SRAM存储体包括被组织成行和列的
矩阵的单端口SRAM存储单元块、解码器、感测放大器和存储单元存取电路系统,其中,每个
SRAM存储体能够以最大频率fm操作,并且被配置为并能够在单个fm时钟周期内一起执行读
操作和写操作;
(ii)经由读/写控制输入电路在单个频率为fe的外部时钟周期内接收读操作和写操
作,并且向每个SRAM存储体提供所述读操作和写操作;
(iii)经由地址输入电路在单个频率为fe的外部时钟周期内接收读地址和写地址,并
向每个SRAM存储体提供所述读地址和写地址;
(iv)经由数据输入电路在单个频率为fe的外部时钟周期内接收第一节拍和第二节拍
的写数据,并且向每个SRAM存储体提供这两个节拍的写数据;以及
(v)将所述多个SRAM存储体处的存储体存取电路系统耦接到读/写控制输入电路、地址
输入电路和数据输入电路,该存储体存取电路系统以不大于其最大工作频率fm的频率来控
制对SRAM存储体的读操作和写操作的组合;
其中,外部时钟频率fe至少是每个SRAM存储体能够以其操作的最大频率fm的两倍,并
且读/写控制电路系统以该外部时钟频率操作,并且/或者地址电路系统以该外部时钟频率
操作,并且/或者数据电路系统以该外部时钟频率操作。
23.如权利要求22所述的方法或本文中任何权利要求所述的发明,还包括:
经由地址电路系统,接收读地址和写地址,并且根据读地址和写地址形成读/写地址流
以便将读/写地址流送到对应的SRAM存储体;
经由地址电路系统,将读/写地址拆分成读地址流和写地址流,并且根据读地址流和写
地址流形成读/写地址流,以从对应的SRAM存储体读和写;
经由数据电路系统,接收第一节拍和第二节拍的写数据,并且根据第一节拍和第二节
拍形成第一写数据流,以将第一写数据流送到对应的SRAM存储体;以及
经由数据电路系统,将第一写数据流拆分成将第一节拍写到对应的SRAM存储体的第二
写入数据流和将第二节拍写到对应的SRAM存储体的第三写数据流。
24.如权利要求22所述的方法或本文中任何权利要求所述的发明,还包括:
将在时钟周期内启动的读操作与在同一时钟周期内启动的写操作配对;
要么对相同的RAM存储体要么对不同的SRAM存储体,在两个周期上顺序地执行读操作
和写操作;
执行读操作短于两个周期的持续时间;以及
执行写操作短于或等于一个周期的持续时间,
其中,读操作和写入操作的组合持续时间不超过两个周期。
25.如权利要求22所述的方法或本文中任何权利要求所述的发明,还包括:
在读地址被输入并且新的读操作随后被生成时,基于之前启动的读操作和写操作,由
于一个或多个SRAM存储体忙而将读地址限制到不忙的SRAM存储体;
其中,写地址不被限制,以致在任何时候任何SRAM存储体能够被写而?#36824;?#20043;前启动的
读操作和写操作如何。
26.如权利要求22所述的方法或本文中任何权利要求所述的发明,还包括:
经由地址输入锁存器/复用器捕获读地址和写地址;以及
经由地址输入锁存器/复用器将读地址和写地址时分复用到被送到每个SRAM存储体的
单个地址流中。
27.如权利要求22所述的方法或本文中任何权利要求所述的发明,还包括:
经由在每个SRAM存储体处的SRAM存储体电路系统将第一地址流中的非存储体地址按
照读地址流和写地址流这两路解码并解复用为非存储体读地址和非存储体写地址。
28.如权利要求22所述的方法或本文中任何权利要求所述的发明,还包括:
经由在每个SRAM存储体处的地址复用器将读地址和写地址时分复用为单个SRAM地址
流,以便读和写对应的SRAM存储体。
29.如权利要求22所述的方法或本文中任何权利要求所述的发明,还包括:
经由在每个SRAM存储体处的SRAM存储体电路系统将SRAM存储体数据流中的两个节拍
的写数据按照两路解复用为分开的存储体第一节拍的写数据和存储体第二节拍的写数据。
30.如权利要求22所述的方法或本文中任何权利要求所述的发明,还包括:
经由数据电路系统捕获在每个写操作传送的两个节拍的写数据并将其传播到多个
SRAM存储体。
31.一种Quad-B2SRAM存储器设备,包括:
包括多个SRAM存储体的存储器阵列,其中,每个SRAM存储体包括被组织为行和列的矩
阵的单端口SRAM存储单元块以及存储器单元存取电路系统,该存储器单元存取电路系统包
括:
同时有效的多个SRAM存储体;
第一读控制输入和第一写控制输入,用于针对每个时钟周期在同一时钟周期内启动读
操作和写操作;以及
第一输入时钟和第二输入时钟,其?#26800;?#20108;输入时钟是第一输入时钟的反相。
32.如权利要求31或本文中任何权利要求所述的设备,其中,在时钟周期内启动的读操
作与在同一时钟周期内启动的写操作配对,其中,要么对相同的SRAM存储体要么对不同的
SRAM存储体,在两个周期上顺序地执行读操作和写操作;
其中,读操作被执行短于两个周期的持续时间,写操作被执行短于或等于一个周期的
持续时间,并且读操作和写操作的组合持续时间不超过两个周期。
33.如权利要求32或本文中任何权利要求所述的设备,还包括:
在每个时钟周期利用第一输入时钟来锁存读地址输入的地址电路系统;
在每个时钟周期利用第二输入时钟来锁存写地址输入的地址电路系统;
在每个时钟周期利用第一输入时钟来锁存读控制信号的控制电路系统;以及
在每个时钟周期利用第一输入时钟来锁存写控制信号的控制电路系统。
34.如权利要求33或本文中任何权利要求所述的设备,其中,在读地址被输入并且新的
读操作随后被生成时,基于之前启动的读操作和写操作,由于一个或多个SRAM存储体忙而
将读地址限制到不忙的SRAM存储体;
其中,写地址不被限制,以致在任何时候可以被写到任何SRAM存储体而?#36824;?#20043;前启动
的读操作和写操作如何。
35.如权利要求34或本文中任何权利要求所述的设备,还包括:
第一数据输入时钟和第二数据输入时钟,分别与第一输入时钟和第二输入时钟平均同
步或物理上相同,其?#26800;?#20108;数据输入时钟是第一数据输入时钟的反相;
数据电路系统,其利用第一数据输入时钟来锁存在每个写操作在每个时钟周期传送的
第一节拍的写数据;以及
数据电路系统,其利用第二数据输入时钟来锁存在每个写操作在每个时钟周期传送的
第二节拍的写数据。
36.如权利要求34或本文中任何权利要求所述的设备,包括:
地址输入锁存器/复用器,捕获读地址和写地址,并且将它们时分复用到被送到每个
SRAM存储体的单个地址流中。
37.如权利要求36或本文中任何权利要求所述的设备,其中,地址输入锁存器/复用器
的第一部分包括:
第一地址寄存器/锁存器,在每个周期在第一输入时钟的上升沿捕获读地址,而?#36824;?#22312;
第一输入时钟的同一上升沿捕获的第一读控制的状态如何;
第二地址寄存器/锁存器,在其?#26800;?#19968;写控制在第一输入时钟的前一上升沿被捕获为
低/有效的周期?#24615;?#31532;二输入时钟的上升沿捕获写地址。
38.如权利要求37或本文中任何权利要求所述的设备,其中,地址输入锁存器/复用器
的第二部分包括:
第一2:1地址复用器,将来自第一地址寄存器/锁存器和第二地址寄存器/锁存器的读
地址和写地址一起时分复用到随后被送到每个SRAM存储体的单个第一地址流中,
其中,第一输入时钟为高时从第一地址寄存器/锁存器选择要被复用到第一地址流中
的读地址,
其?#26800;?#20108;输入时钟为高时从第二地址寄存器/锁存器选择要被复用到第一地址流中的
写地址。
39.如权利要求34或本文中任何权利要求所述的设备,还包括:
控制输入锁存器CIL电路系统,用于捕获随后被送到每个SRAM存储体的读控制信号和
写控制信号。
40.如权利要求39或本文中任何权利要求所述的设备,其中,控制输入锁存器CIL电路
系统包括:
第一CIL寄存器/锁存器,在每个时钟周期在第一输入时钟的上升沿捕获读控制信号;
第二CIL寄存器/锁存器,在每个时钟周期在第一输入时钟的上升沿捕获写控制信号;
第三CIL寄存器/锁存器,在每个时钟周期在第二输入时钟的上升沿重?#28388;?#23384;第二CIL
寄存器/锁存器的输出。
41.如权利要求40或本文中任何权利要求所述的设备,其中,CIL电路系统还包括:
第一反相器,使第一CIL寄存器/锁存器的输出反相,由此生成被送到每个SRAM存储体
的高态有效的读控制信号;
第二反相器,使第三CIL寄存器/锁存器的输出反相,由此生成被送到每个SRAM存储体
的高态有效的写控制信号。
42.如权利要求34或本文中任何权利要求所述的设备,还包括:
在每个SRAM存储体处的SRAM存储体电路系统,将第一地址流中的存储体地址按照读地
址流和写地址流这两路解码并解复用为读存储体信号和写存储体信号,并且根据它们分别
生成读存储体信号时钟和写存储体信号时钟。
43.如权利要求42或本文中任何权利要求所述的设备,其中,在地址预解码器中对第一
地址流中的存储体地?#26041;?#34892;解码以生成单比特输出存储体信号,如果对应的读或写操作是
针对对应的SRAM存储体,则该单比特输出存储体信号有效;
其中,存储体信号与高态有效的读控制信号并且与作为第二写存储体信号的NOT进行
逻辑AND运算以生成第一读存储体信号,以确保当它随后被第一存储体寄存器/锁存器锁存
时它是从有效读地址生成的,并且,如果忽略存储体冲突限制,则如果它将与在前一时钟周
期中启动的对SRAM存储体的写?#25191;ィ?#21017;防止对该SRAM存储体的读发生;
其中,第一存储体寄存器/锁存器利用第一延迟输入时钟锁存第一读存储体信号,由此
生成第二读存储体信号,该第二读存储体信号然后与第一延迟输入时钟进?#26032;?#36753;AND运算,
以生成读存储体信号时钟;
其中,存储体信号与高态有效的写控制信号进?#26032;?#36753;AND运算以生成第一写存储体信
号,以确保在它随后被第二存储体寄存器/锁存器锁存时它是从有效写地址生成的;
其中,第二存储体寄存器/锁存器利用第二延迟输入时钟锁存第一写存储体信号,由此
生成第二写存储体信号;
其中,第三存储体寄存器/锁存器利用第一延迟输入时钟重?#28388;?#23384;第二写存储体信号,
由此生成第三写存储体信号,该第三写存储体信号然后与第一延迟输入时钟进?#26032;?#36753;AND
运算以生成写存储体信号时钟。
44.如权利要求42或本文中任何权利要求所述的设备,其中,在每个SRAM存储体处的
SRAM存储体电路系统生成自定时的读存储体脉冲和自定时的写存储体脉冲,其中
根据读存储体时?#30001;?#25104;第一单冲击脉冲,并且第一单冲击脉冲被用来生成自定时的读
存储体脉冲,该自定时的读存储体脉冲有效短于两个周期的持续时间并且导致对存储体的
读操作;
写存储体时钟与作为自定时的读存储体脉冲的NOT进?#26032;?#36753;AND运算,以生成延迟输出
信号,以确保写存储体时钟在读存储体时钟结束之后开始;
根据延迟输出信号生成第二单冲击脉冲,并且第二单冲击脉冲被用来生成自定时的写
存储体脉冲,该自定时的写存储体脉冲有效短于或等于一个周期的持续时间并且最终导致
对存储体的写操作。
45.如权利要求44或本文中任何权利要求所述的设备,其中,自定时的读存储体脉冲有
效和自定时的写存储体脉冲有效的组合持续时间短于或等于两个周期。
46.如权利要求45或本文中任何权利要求所述的设备,还包括:
在每个SRAM存储体处的SRAM存储体电路系统,该SRAM存储体电路系统对第一读地址流
和写地址流中的非存储体地?#26041;?#34892;解码和解复用,以便利用该非存储体地址生成用于每个
SRAM存储体的读地址和写地址。
47.如权利要求46或本文中任何权利要求所述的设备,其中,在地址预解码器中对第一
地址流中的非存储体地?#26041;?#34892;解码,其中,SRAM存储体电路系统包括:
三个寄存器/锁存器,按照两路解复用解码后的非存储体地址,包括:
第一寄存器/锁存器,利用读存储体信号时钟锁存解码后的非存储体地址,由此生成用
于SRAM存储体的读地址;
第二寄存器/锁存器,利用第二延迟输入时钟锁存解码后的非存储体地址;以及
第三寄存器/锁存器,利用写存储体信号时钟锁存第二非存储体寄存器/锁存器的输
出,由此生成用于SRAM存储体的写地址。
48.如权利要求46或本文中任何权利要求所述的设备,还包括:
在每个SRAM存储体处的2:1地址复用器,将读地址和写地址时分复用到单个SRAM地址
流中,以读和写对应的SRAM存储体,其中:
自定时的读存储体脉冲选择要被复用到SRAM地址流中的读地址;以及
自定时的写存储体脉冲选择要被复用到SRAM地址流中的写地址。
49.如权利要求48或本文中任何权利要求所述的设备,其中,2:1地址复用器包括:
第一复用器输入和第二复用器输入、分别专用于一个复用器输入的第一复用器输入选
择和第二复用器输入选择、以及复用器输出;
第一至第三驱动器,其中每个驱动器包括输入、使能和输出,使得输出在使能有效时等
于输入并?#20197;?#20351;能无效时为三态;
其中,第一驱动器输入是第一复用器输入,第二驱动器输入是第二复用器输入,而第三
驱动器输入是接地;
其中,第一驱动器使能是第一复用器输入选择,第二驱动器使能是第二复用器输入选
择,而第三驱动器使能是第一复用器输入选择和第二复用器输入选择的逻辑NOR;
其中,第一至第三驱动器的输出被点接在一起以创建复用器输出;并且
其中,当两个复用器输入选择信号都不是有效时,第三驱动器使复用器输出为“低”。
50.如权利要求35或本文中任何权利要求所述的设备,还包括:
数据输入锁存器/复用器,捕获第一节拍和第二节拍的写数据并将它们时分复用到被
送到每个SRAM存储体的单个SRAM存储体数据流中。
51.如权利要求50或本文中任何权利要求所述的设备,其中,数据输入锁存器/复用器
的第一部分包括:
第一数据寄存器/锁存器,在每个周期在第一数据输入时钟的上升沿捕获第一节拍的
写数据,而?#36824;?#22312;同一周期内在第一输入时钟的上升沿捕获的第一写控制的状态如何;以

第二数据寄存器/锁存器,在每个周期在第二数据输入时钟的上升沿捕获第二节拍的
写数据,而?#36824;?#22312;同一周期内在第一输入时钟的上升沿捕获的第一写控制的状态如何。
52.如权利要求50、权利要求51或本文中任何权利要求所述的设备,其中,数据输入锁
存器/复用器的第二部分包括:
第三数据寄存器/锁存器,在第二输入时钟的上升沿重?#28388;?#23384;来自第一数据寄存器/锁
存器的第一节拍的写数据,由此将数据从数据输入时钟域传送到输入时钟域并?#20197;?#35768;数据
输入时?#21451;?#36229;前或落后于输入时?#21451;?#22823;?#21450;?#20010;周期;以及
第四数据寄存器/锁存器,在第一输入时钟的上升沿重?#28388;?#23384;来自第二数据寄存器/锁
存器的第二节拍的写数据,由此将数据从数据输入时钟域传送到输入时钟域并?#20197;?#35768;数据
输入沿超前或落后于输入时?#21451;?#22823;?#21450;?#20010;周期。
53.如权利要求50、权利要求51、权利要求52或本文中任何权利要求所述的设备,其中,
数据输入锁存器/复用器的第三部分包括:
第一2:1数据复用器,将来自第三数据寄存器/锁存器和第四数据寄存器/锁存器的第
一节拍和第二节拍的写数据时分复用到随后被送到每个SRAM存储体的单个SRAM存储体数
据流中;
其中,第二输入时钟为高时从第三数据寄存器/锁存器选择要被复用到SRAM存储体数
据流中的第一节拍的写数据;
其中,第一输入时钟为高时从第四数据寄存器/锁存器选择要被复用到SRAM存储体数
据流中的第二节拍的写数据。
54.如权利要求53或本文中任何权利要求所述的设备,其中,第一数据输入复用器控制
信号和第二数据输入复用器控制信号被通过在K的前一上升沿捕获的写信息验证的控制时
钟取代。
55.如权利要求54或本文中任何权利要求所述的设备,其中一些与权利要求45和/或本
文其它方面的设备相结合,还包括:
在每个SRAM存储体处的SRAM存储体电路系统,基于三个数据寄存器/锁存器,以按两路
将SRAM存储体数据流中的两个节拍的写数据解复用为分开的存储体第一节拍的写数据和
存储体第二节拍的写数据;
第五数据寄存器/锁存器,利用第二延迟输入时钟锁存SRAM存储体数据流中的第一节
拍的写数据;
第六数据寄存器/锁存器,利用写存储体信号时钟重?#28388;?#23384;来自第五数据寄存器/锁存
器的第一节拍的写数据,由此生成被发送到特定SRAM存储体的存储体第一节拍的写数据;
以及
第七数据寄存器/锁存器,利用写存储体信号时钟锁存SRAM存储体数据流中的第二节
拍的写数据,由此生成被发送到特定SRAM存储体的存储体第二节拍的写数据。
56.如权利要求55或本文中任何权利要求所述的设备,其中,第一2:1数据复用器包括:
两个复用器输入、各自专用于一个复用器输入的两个复用器输入选择、以及复用器输
出;
第一驱动器和第二驱动器,各自包括:
输入、使能和输出,其中,输出在使能有效时等于输入,并?#20197;?#20351;能无效时为三态;
第一驱动器的输入是第一复用器输入并且第二驱动器的输入是第二复用器输入;
第一驱动器的使能是第一输入选择并且第二驱动器的使能是第二输入选择;
第一驱动器的输出和第二驱动器的输出被点接到一起,以创建复用器输出;
当两个复用器输入选择都未被激活时,驱动器锁存器将复用器输出保持为其当前状
态。
57.一种操作Quad-B2SRAM存储器设备的方法,该Quad-B2SRAM存储器设备包括包含多
个SRAM存储体的存储器阵列,其中每个SRAM存储体包括被组织为行和列的矩阵的单端口
SRAM存储器单元块以及存储器单元存取电路系统,该存储器单元存取电路系统包括同时有
效的多个SRAM存储体、第一读控制输入、第一写控制输入、第一输入时钟和第二输入时钟,
所述方法包括:
经由第一读控制输入和第一写控制输入针对每个时钟周期在相同的时钟周期内启动
读操作和写操作;以及
提供第一输入时钟和第二输入时钟,使得第二输入时钟是第一输入时钟的反相。
58.如权利要求57或本文中任何权利要求所述的方法,还包括:
将在所述时钟周期内启动的读操作与在同一时钟周期内启动的写操作配对;以及
要么对相同的SRAM存储体要么对不同的SRAM存储体,在两个周期上顺序地执行读操作
和写操作;
其中,读操作被执行小于两个周期的持续时间,写操作被执行小于或等于一个周期的
持续时间,并且读操作和写操作的组合持续时间不超过两个周期。
59.如权利要求58或本文中任何权利要求所述的方法,还包括:
经由地址电路系统利用第一输入时钟在每个时钟周期锁存读地址输入;
经由地址电路系统利用第二输入时钟在每个时钟周期锁存写地址输入;
经由控制电路系统利用第一输入时钟在每个时钟周期锁存读控制信号;以及
经由控制电路系统利用第一输入时钟在每个时钟周期锁存写控制信号。
60.如权利要求59或本文中任何权利要求所述的方法,还包括:
在读地址被输入并且新的读操作随后被生成时,基于之前启动的读操作和写操作,由
于一个或多个SRAM存储体忙而将读地址限制到不忙的SRAM存储体;
其中,写地址不被限制,以致在任何时候可以被写到任何SRAM存储体而?#36824;?#20043;前启动
的读操作和写操作如何。
61.如权利要求60或本文中任何权利要求所述的方法,还包括:
提供第一数据输入时钟和第二数据输入时钟,所述第一数据输入时钟和第二数据输入
时钟分别与第一输入时钟和第二输入时钟平均同步或物理上相同,其中,第二数据输入时
钟是第一数据输入时钟的反相;
经由数据电路系统利用第一数据输入时钟来锁存在每个写操作在每个时钟周期传送
的第一节拍的写数据;以及
经由数据电路系统利用第二数据输入时钟来锁存在每个写操作在每个时钟周期传送
的第二节拍的写数据。
62.如权利要求60或本文中任何权利要求所述的方法,包括:
经由地址输入锁存器/复用器捕获读地址和写地址;以及
将读地址和写地址时分复用到被送到每个SRAM存储体的单个地址流中。
63.如权利要求62或本文中任何权利要求所述的方法,其中,地址输入锁存器/复用器
的第一部分包括第一地址寄存器/锁存器和第二地址寄存器/锁存器,所述方法还包括:
经由第一地址寄存器/锁存器,在每个周期在第一输入时钟的上升沿捕获读地址,而不
管在第一输入时钟的同一上升沿捕获的第一读控制的状态如何;以及
经由第二地址寄存器/锁存器,在其?#26800;?#19968;写控制在第一输入时钟的前一上升沿上被
捕获为低/有效的周期?#24615;?#31532;二输入时钟的上升沿捕获写地址。
64.如权利要求63或本文中任何权利要求所述的方法,其中,地址输入锁存器/复用器
的第二部分包括第一2:1地址复用器,所述方法还包括:
经由第一2:1地址复用器,将来自第一地址寄存器/锁存器和第二地址寄存器/锁存器
的读地址和写地址一起时分复用到随后被送到每个SRAM存储体的单个第一地址流中;
其中,第一输入时钟为高时从第一地址寄存器/锁存器选择要被复用到第一地址流中
的读地址,
其中,第二输入时钟为高时从第二地址寄存器/锁存器选择要被复用到第一地址流中
的写地址。
65.如权利要求60或本文中任何权利要求所述的方法,还包括:
经由控制输入锁存CIL电路系统捕获随后被送到每个SRAM存储体的读控制信号和写控
制信号。
66.如权利要求65或本文中任何权利要求所述的方法,其中,控制输入锁存器CIL电路
系统包括第一CIL寄存器/锁存器、第二CIL寄存器/锁存器,以及第三CIL寄存器/锁存器,所
述方法还包括:
经由第一CIL寄存器/锁存器在每个时钟周期在第一输入时钟的上升沿捕获读控制信
号;
经由第二CIL寄存器/锁存器在每个时钟周期在第一输入时钟的上升沿捕获写控制信
号;以及
经由第三CIL寄存器/锁存器在每个时钟周期在第二输入时钟的上升沿重?#28388;?#23384;第二
CIL寄存器/锁存器的输出。
67.如权利要求66或本文中任何权利要求所述的方法,其中,CIL电路系统还包括第一
反相器和第二反相器,所述方法还包括:
经由第一反相器使第一CIL寄存器/锁存器的输出反相,由此生成被送到每个SRAM存储
体的高态有效的读控制信号;
经由第二反相器使第三CIL寄存器/锁存器的输出反相,由此生成被送到每个SRAM存储
体的高态有效的写控制信号。
68.如权利要求60或本文中任何权利要求所述的方法,还包括:
经由在每个SRAM存储体处的SRAM存储体电路系统将第一地址流中的存储体地址按照
读地址流和写地址流这两路解码并解复用为读存储体信号和写存储体信号;以及
分别根据读存储体信号和写存储体信号生成读存储体信号时钟和写存储体信号时钟。
69.如权利要求68或本文中任何权利要求所述的方法,还包括:
在地址预解码器中对第一地址流中的存储体地?#26041;?#34892;解码,以生成单比特输出存储体
信号,如果对应的读操作或写操作针对对应的SRAM存储体,则该单比特输出存储体信号有
效;
其中,存储体信号与高态有效的读控制信号并且与作为第二写存储体信号的NOT进行
逻辑AND运算以生成第一读存储体信号,以确保当它随后被第一存储体寄存器/锁存器锁存
时它是从有效读地址生成的,并且,如果忽略存储体冲突限制,则如果它将与在前一时钟周
期中启动的对SRAM存储体的写?#25191;ィ?#21017;防止对该SRAM存储体的读发生;
经由第一存储体寄存器/锁存器,利用第一延迟输入时钟锁存第一读存储体信号,由此
生成第二读存储体信号,该第二读存储体信号然后与第一延迟输入时钟进?#26032;?#36753;AND运算,
以生成读存储体信号时钟;
存储体信号与高态有效的写控制信号进?#26032;?#36753;AND运算以生成第一写存储体信号,以
确保当它随后被第二存储体寄存器/锁存器锁存时它是根据有效写地址生成的;
经由第二存储体寄存器/锁存器,利用第二延迟输入时钟锁存第一写存储体信号,由此
生成第二写存储体信号;
经由第三存储体寄存器/锁存器,利用第一延迟输入时钟重?#28388;?#23384;第二写存储体信号,
由此生成第三写存储体信号,该第三写存储体信号然后与第一延迟输入时钟进?#26032;?#36753;AND
操运算以生成写存储体信号时钟。
70.如权利要求68或本文中任何权利要求所述的方法,还包括:
经由在每个SRAM存储体处的SRAM存储体电路系统生成自定时的读存储体脉冲和自定
时的写存储体脉冲,其中
根据读存储体时?#30001;?#25104;第一单冲击脉冲,并且第一单冲击脉冲被用来生成自定时的读
存储体脉冲,该自定时的读存储体脉冲有效短于两个周期的持续时间并且导致对存储体的
读操作;
写存储体时钟与作为自定时的读存储体脉冲的NOT进?#26032;?#36753;AND运算,以生成延迟输出
信号,以确保写存储体时钟在读存储体时钟结束之后开始;
根据延迟输出信号生成第二单冲击脉冲,并且第二单冲击脉冲被用来生成自定时的写
存储体脉冲,该自定时的写存储体脉冲有效短于或等于一个周期的持续时间并且最终导致
对存储体的写操作。
71.如权利要求70或本文中任何权利要求所述的方法,其中,自定时的读存储体脉冲有
效且自定时的写存储体脉冲有效的组合持续时间小于或等于两个周期。
72.如权利要求71或本文中任何权利要求所述的方法,还包括:
经由在每个SRAM存储体处的SRAM存储体电路系统,将第一地址流中的非存储体地址按
照读地址流和写地址流这两路解码和解复用为非存储体读地址和非存储体写地址。
73.如权利要求72或本文中任何权利要求所述的方法,其中,SRAM存储体电路系统包括
三个非存储体寄存器/锁存器,以便按两路解复用解码后的非存储体地址,所述方法还包
括:
在地址预解码器中解码第一地址流中的非存储体地址;
经由第一非存储体寄存器/锁存器,利用读存储体信号时钟锁存解码后的非存储体地
址,由此生成存储体读地址;
经由第二非存储体寄存器/锁存器,利用第二延迟输入时钟锁存解码后的非存储体地
址;以及
经由第三非存储体寄存器/锁存器,利用写存储体信号时钟锁存第二非存储体寄存器/
锁存器的输出,由此生成存储体写地址。
74.如权利要求72或本文中任何权利要求所述的方法,还包括:
经由在每个SRAM存储体处的2:1地址复用器,将非存储体读地址和非存储体写地址时
分复用到单个SRAM存储体地址流中,以读和写对应的SRAM存储体,其中:
自定时的读存储体脉冲选择要被复用到SRAM存储体地址流中的非存储体读地址;以及
自定时的写存储体脉冲选择要被复用到SRAM存储体地址流中的非存储体写地址。
75.如权利要求74或本文中任何权利要求所述的方法,其中,2:1地址复用器包括第一
复用器输入和第二复用器输入、分别专用于一个复用器输入的第一复用器输入选择和第二
复用器输入选择、以及复用器输出;第一至第三驱动器,其中每个驱动器包括输入、使能和
输出,使得输出在使能有效时等于输入并?#20197;?#20351;能无效时为三态;其中,第一驱动器的输入
是第一复用器输入,第二驱动器的输入是第二复用器输入,而第三驱动器的输入是接地;其
中,第一驱动器的使能是第一复用器输入选择,第二驱动器的使能是第二复用器输入选择,
而第三驱动器的使能是第一复用器输入选择和第二复用器输入选择的逻辑NOR;其中,第一
至第三驱动器的输出被点接在一起以创建复用器输出;并且其中,当两个复用器输入选择
信号都不是有效时,第三驱动器使复用器输出为“低”。
76.如权利要求61或本文中任何权利要求所述的方法,还包括:
经由数据输入锁存器/复用器捕获第一节拍和第二节拍的写数据;以及
将第一节拍和第二节拍的写数据时分复用到被送到每个SRAM存储体的单个SRAM存储
体数据流中。
77.如权利要求76或本文中任何权利要求所述的方法,其中,数据输入锁存器/复用器
的第一部分包括第一数据寄存器/锁存器和第二数据寄存器/锁存器,所述方法还包括:
经由第一数据寄存器/锁存器在每个周期在第一数据输入时钟的上升沿捕获第一节拍
的写数据,而?#36824;?#22312;同一周期内在第一输入时钟的上升沿捕获的第一写控制的状态如何;
以及
经由第二数据寄存器/锁存器在每个周期在第二数据输入时钟的上升沿捕获第二节拍
的写数据,而?#36824;?#22312;同一周期?#24615;?#31532;一输入时钟的上升沿捕获的第一写控制的状态如何。
78.如权利要求76、权利要求77或本文中任何权利要求所述的方法,其中,数据输入锁
存器/复用器的第二部分包括第三数据寄存器/锁存器和第四数据寄存器/锁存器,所述方
法还包括:
经由第三数据寄存器/锁存器在第二输入时钟的上升沿重?#28388;?#23384;来自第一数据寄存
器/锁存器的第一节拍的写数据,由此将数据从数据输入时钟域传送到输入时钟域并?#20197;?br />许数据输入时?#21451;?#36229;前或落后于输入时?#21451;?#22823;?#21450;?#20010;周期;以及
经由第四数据寄存器/锁存器在第一输入时钟的上升沿重?#28388;?#23384;来自第二数据寄存
器/锁存器的第二节拍的写数据,由此将数据从数据输入时钟域传送到输入时钟域并?#20197;?br />许数据输入沿超前或落后于输入时?#21451;?#22823;?#21450;?#20010;周期。
79.如权利要求76、权利要求77、权利要求78或本文中任何权利要求所述的方法,其中,
数据输入锁存器/复用器的第三部分包括第一2:1数据复用器,所述方法还包括:
经由第一2:1数据复用器将来自第三数据寄存器/锁存器和第四数据寄存器/锁存器的
第一节拍和第二节拍的写数据时分复用到随后被送到每个SRAM存储体的单个SRAM存储体
数据流中;
经由高的第二输入时钟从第三数据寄存器/锁存器选择要被复用到SRAM存储体数据流
中的第一节拍的写数据;以及
经由高的第一输入时钟从第四数据寄存器/锁存器选择要被复用到SRAM存储体数据流
中的第二节拍的写数据。
80.如权利要求79或本文中任何权利要求所述的方法,其中,第一数据输入复用器控制
信号和第二数据输入复用器控制信号被通过在K的前一上升沿捕获的写信息验证的控制时
钟取代。
81.如权利要求80或本文中任何权利要求所述的方法,其中一些与权利要求74和/或本
文其它方面的方法相结合,还包括:
经由在每个SRAM存储体处的SRAM存储体电路系统,基于三个数据寄存器/锁存器,按两
路将SRAM存储体数据流中的两个节拍的写数据解复用为分开的存储体第一节拍的写数据
和存储体第二节拍的写数据;
经由第五数据寄存器/锁存器,利用第二延迟输入时钟锁存SRAM存储体数据流中的第
一节拍的写数据;
经由第六数据寄存器/锁存器,利用写存储体信号时钟重?#28388;?#23384;来自第五数据寄存器/
锁存器的第一节拍的写数据,由此生成被发送到特定SRAM存储体的存储体第一节拍的写数
据;以及
经由第七数据寄存器/锁存器,利用写存储体信号时钟锁存SRAM存储体数据流中的第
二节拍的写数据,由此生成被发送到特定SRAM存储体的存储体第二节拍的写数据。
82.如权利要求81或本文中任何权利要求所述的方法,其?#26800;?#19968;2:1数据复用器包括两
个复用器输入、各自专用于一个复用器输入的两个复用器输入选择、以及复用器输出;第一
驱动器和第二驱动器,各自包括输入、使能和输出,其中输出在使能有效时等于输入并?#20197;?br />使能无效时为三态;第一驱动器的输入是第一复用器输入并且第二驱动器的输入是第二复
用器输入;第一驱动器的使能是第一输入选择并且第二驱动器的使能是第二输入选择;第
一驱动器输出和第二驱动器输出被点接在一起以创建复用器输出;当两个复用器输入选择
都未被激活时,驱动器锁存器将复用器输出保持在其当前状态。
83.如权利要求1、权利要求31或本文中任何权利要求所述的设备,还被配置为:(1)捕
获读地址和写地址,将它们组合成单个读/写地址流,并且将该单个读/写地址流送到每个
SRAM存储体,在每个SRAM存储体处该单个读/写地址流被拆分成读地址流和写地址流,并且
然后读地址流和写地址流被重新组合成单个读/写地址流,以便读和写特定存储体;和/或
(2)捕获两个节拍的写数据,将它们组合成单个节拍一/节拍二写数据流,并且将该单个节
拍一/节拍二写数据流送到每个SRAM存储体,在每个SRAM存储体处该单个节拍一/节拍二写
数据流被拆分成用于将节拍一数据写到特定存储体的节拍一写数据流和用于将节拍二数
据写到特定存储体的节拍二写数据流。
84.如权利要求1、权利要求31或本文中任何权利要求所述的设备,被配置为:(1)捕获
读地址和写地址,经由一个或多个拆分/组合过程对它们进行拆分和/或组合,并将它们送
到每个SRAM存储体,在每个SRAM存储体处它们经由一个或多个拆分/组合过程被拆分和/或
组合,以读和写特定存储体;和/或(2)捕获两个节拍的写数据,经由一个或多个拆分/组合
过程对它们进行拆分和/或组合,并将它们送到每个SRAM存储体,在每个SRAM存储体处它们
经由一个或多个拆分/组合过程被拆分和/或组合,以便将节拍一数据和节拍二数据写到特
定存储体。
85.如权利要求57或本文中任何权利要求所述的方法,还包括:(1)捕获读地址和写地
址,将它们组合成单个读/写地址流,并且将该单个读/写地址流送到每个SRAM存储体,在每
个SRAM存储体处该单个读/写地址流被拆分成读地址流和写地址流,并且然后读地址流和
写地址流被重新组合成单个读/写地址流,以便读和写特定存储体;和/或(2)捕获两个节拍
的写数据,将它们组合成单个节拍一/节拍二写数据流,并且将该单个节拍一/节拍二写数
据流送到每个SRAM存储体,在每个SRAM存储体处该单个节拍一/节拍二写数据流被拆分成
用于将节拍一数据写到特定存储体的节拍一写数据流和用于将节拍二数据写到特定存储
体的节拍二写数据流。
86.如权利要求57或本文中任何权利要求所述的方法,还包括:(1)捕获读地址和写地
址,经由一个或多个拆分/组合过程对它们进行拆分和/或组合,并将它们送到每个SRAM存
储体,在每个SRAM存储体处它们经由一个或多个拆分/组合过程被拆分和/或组合,以读和
写特定存储体;和/或(2)捕获两个节拍的写数据,经由一个或多个拆分/组合过程对它们进
行拆分和/或组合,并将它们送到每个SRAM存储体,在每个SRAM存储体处它们经由一个或多
个拆分/组合过程被拆分和/或组合,以便将节拍一数据和节拍二数据写到特定存储体。
87.一种用于操作多存储体单管道SRAM的方法,包括:
捕获读地址和写地址;
将读地址和写地址组合成单个读/写地址流;以及
将该单个读/写地址流送到每个SRAM存储体,在每个SRAM存储体处该单个读/写地址流
被拆分成读地址流和写地址流,并且然后读地址流和写地址流被重新组合为单个读/写地
址流,以读和写特定的存储体。
88.一种用于操作多存储体单管道SRAM的方法,包括:
捕获两个节拍的写数据;
将两个节拍的写数据组合成单个节拍一/节拍二写数据流;以及
将该流送到每个SRAM存储体,在每个SRAM存储体处单个节拍一/节拍二写数据流被拆
分成用于将节拍一数据写到特定存储体的节拍一写数据流和用于将节拍二数据写到特定
存储体的节拍二写数据流。
89.一种用于操作多存储体SRAM的方法,包括:
捕获读地址和写地址;
经由一个或多个拆分/组合过程拆分和/或组合读地址和写地址;以及
将经拆分和/或组?#31995;?#35835;地址和写地址送到每个SRAM存储体,在每个SRAM存储体处它
们经由一个或多个拆分/组合过程被拆分和/或组合,以便读和写特定存储体。
90.一种用于操作多存储体SRAM的方法,包括:
捕获两个节拍的写数据;
经由一个或多个拆分/组合过程拆分和/或组合两个节拍的写数据;以及
将经拆分和/或组?#31995;?#20004;个节拍的写数据送到每个SRAM存储体,在每个SRAM存储体处
它们经由一个或多个拆分/组合过程被拆分和/或组合,以便将节拍一数据和节拍二数据写
到特定存储体。
91.系统和方法,诸如在多存储体单管道SRAM中,用于:(1)(1)捕获读地址和写地址,将
它们组合成单个读/写地址流,并且将该单个读/写地址流送到每个SRAM存储体,在每个
SRAM存储体处该单个读/写地址流被拆分成读地址流和写地址流,并且然后读地址流和写
地址流被重新组合成单个读/写地址流,以便读和写特定存储体;和/或(2)捕获两个节拍的
写数据,将它们组合成单个节拍一/节拍二写数据流,并且将该单个节拍一/节拍二写数据
流送到每个SRAM存储体,在每个SRAM存储体处该单个节拍一/节拍二写数据流被拆分成用
于将节拍一数据写到特定存储体的节拍一写数据流和用于将节拍二数据写到特定存储体
的节拍二写数据流。
92.系统和方法,诸如在多存储体SRAM中,用于:(1)捕获读地址和写地址,经由一个或
多个拆分/组合过程对它们进行拆分和/或组合,并将它们送到每个SRAM存储体,在每个
SRAM存储体处它们经由一个或多个拆分/组合过程被拆分和/或组合,以读和写特定存储
体;和/或(2)捕获两个节拍的写数据,经由一个或多个拆分/组合过程对它们进行拆分和/
或组合,并将它们送到每个SRAM存储体,在每个SRAM存储体处它们经由一个或多个拆分/组
合过程被拆分和/或组合,以便将节拍一数据和节拍二数据写到特定存储体。
93.一种SRAM操作的方法,该方法包括:
执行SRAM操作的一个或多个步骤,包括如权利要求22和/或本文中其它权利要求所述
的和/或与本公开内容的一个或多个方面一致的特征或功能。
94.一种制造如权利要求1和/或本文中其它权利要求所述的和/或与本公开内容的一
个或多个方面一致的SRAM设备的方法。
95.一种制造SRAM设备的方法,该方法包括:
将晶体管形成到一个或多个衬底上;
形成互连接件,互连接件包括晶体管之间的多个金属化层和/或互连接件;以及
连接晶体管和/或其它部件,其中如权利要求1和/或本文中其它权利要求所述的和/或
与本公开内容的一个或多个方面一致的SRAM设备被提供。
96.如权利要求95或本文中任何权利要求所述的方法,其中,所述制造包括一种或多种
CMOS制造工艺和/或CMOS工艺技术。

说明书

涉及多存储体存储器电路系统的系统和方法

对相关申请的交叉引用

本申请要求于2014年6月5日提交的美国临时专利申请No.62/008451的权益/优先
权,该申请的全部内容通过引用结合于此。

技术领域

本创新的各方面一般而言涉及多存储体(multi-bank)存储器电路系统,并且更具
体地,涉及与通过多存储体存储器电路系统捕获和传播地址以及写数据有关的系统和方
法。

背景技术

举例来说,在Quad-B2SRAM中,每个时钟周期可以发起读和写这两个操作,并且每
个时钟周期每次操作传送两个节拍(beat)的数据(即,数据传输为DDR——双倍数据速率)。

如图1中所绘出的,通过在K 62输入时钟101的上升沿同步地断言R#32控制引脚
“低?#20445;?#24182;且通过在K 62输入时钟103的上升沿同步地在A地址引脚上提供读地址,读操作被
启动。

通过在K 62输入时钟102的上升沿同步地断言W#34控制引脚“低?#20445;?#36890;过在半个周
期之后的K#64输入时钟104的上升沿同步地在A 42地址引脚上提供写地址,通过在KD 54输
入时钟105的上升沿同步地在D 52数据引脚上提供第一节拍的写数据,并且通过在半个周
期之后的KD#56输入时钟106的上升沿同步地在D 52数据引脚上提供第二节拍的写数据,写
操作被启动。

注意,K#64输入时钟是K 62输入时钟的反相,并且KD#56输入时钟是KD 54输入时
钟的反相。K 62与K#64标?#39057;?#24322;相180度,KD 54与KD#56也是如此,但是这两对时钟都允许
具有偏离180度的某个相位偏移量。KD 54/KD#56可以与K 62/K#64同步或者物理上相同。当
KD 54/KD#56与K 62/K#64同步时,它们是相同的频率并从相同的源时?#30001;?#25104;,但允许具有
某个相位偏移量。

附图说明

构成本说明书的一部分的附图示出了本创新的各种实现和方面,并且与描述一起
帮助示出本发明的原理。在附图中:

图1是现有的存储器电路的时序图。

图2A是与本创新的一个或多个方面一致的例示性高级系统的框图。

图2B是绘出了与本创新的一个或多个方面一致的例示性读和写定时方面的时序
图。

图3是绘出了与本创新的一个或多个方面一致的例示性多存储体存储器电路系统
的框图。

图4是绘出与本创新的一个或多个方面一致的例示性地址输入电路系统的框图。

图5是绘出与本创新的一个或多个方面一致的例示性控制输入锁存器电路系统的
框图。

图6是绘出了符合与本创新的一个或多个方面的例示性解复用器的框图。

图7是绘出了符合与本创新的一个或多个方面的例示性读/写电路系统的框图。

图8是绘出了符合与本创新的一个或多个方面的例示性地址复用器的框图。

图9是绘出了符合与本创新的一个或多个方面的例示性地址复用器的框图。

图10是绘出了符合与本创新的一个或多个方面的例示性数据输入电路系统的框
图。

图11是绘出了符合与本创新的一个或多个方面的例示性数据解复用器的框图。

图12是绘出了符合与本创新的一个或多个方面的例示性数据复用器的框图。

具体实施方式

现在将详细参考本创新,其例子在附图中示出。在以下描述中阐述的实施例不代
表符合要求保护的发明的所有实现。相反,它们仅仅是符合与本创新相关的某些方面的一
些例子。只要可能,在所有附图中相同的附图标记被用来指代相同或相似的部分。

在本文中本发明的一些实现描述了用于捕获读和写地址对并将它们传播到每个
存储器存储体(memory bank)的系统和方法。读和写控制信号被捕获并传播到每个存储器
存储体。每个写操作有两个节拍的写数据被捕获和传送,并被传播到每个存储器存储体。下
面提供关于不同实现的?#38468;凇?br />

在每个存储器存储体处,读和写地址的存储体地址部分被用来确定相关联的(一
个或多个)读和/或写操作是否针对该特定存储体。

在每个存储器存储体处,如果相关联的(一个或多个)读和/或写操作针对该特定
存储体(如由读和写地址的存储体地址部分确定),则读和写地址的非存储体地址部分被用
来选择存储体内要被读和/或写的(一个或多个)特定位置。

在每个存储器存储体处,如果相关联的写操作针对该特定存储体(如由写地址的
存储体地址部分确定),则?#23454;?#30340;两个节拍的写数据被选择存储在该存储体内的特定位置
(如由写地址的非存储体地址部分确定)。

图2A是符合本创新的一个或多个方面的主机10和多存储体存储器电路系统20的
框图。在这个例子中,存储器电路系统20被示为SRAM,但本领域普通技术人员将理解,可以
结合本文中阐述的各种多存储体存储器电路系统来使用许多其它类型的存储器。存储器电
路系统20可以包括存储器阵列70,可以对存储器阵列70读、写数据。存储器电路系统20还可
以包括读/写(R/W)控制电路系统30、地址电路系统40、写数据电路系统50和/或时钟电路系
统60。

主机10可以包括被配置为与存储器电路系统20通信的存储器控制器15(例如,在
这个例子中是SRAM控制器)。例如,如下面更详细地解释的,存储器控制器15可以向R/W控制
电路系统30发送第一读控制R#32和/或第一写控制W#34信号,向地址电路系统40发送地址
信号A 42,向写数据电路系统50发送数据信号D 52,向写数据电路系统50发送输入时?#26377;?br />号KD 54和/或KD#56,和/或向R/W控制电路系统30、地址电路系统40、写数据电路系统50和
时钟电路系统60中的一个或多个发送输入时?#26377;?#21495;K 62和/或K#64。

R/W控制电路系统30、地址电路系统40、写数据电路系统50和/或时钟电路系统60
可以彼?#36865;?#20449;,并且地址电路系统40和/或写数据电路系统50可以与存储器阵列70通信。例
如,如下面更详细地解释的,时钟电路系统60可以向写数据电路系统50和/或地址电路系统
50提供时?#26377;?#21495;Ku 66、Ku#68、Kv 72和/或Kv#74。?#36865;猓琑/W控制电路系统30可以向地址电
路系统40发送读和/或写控制信号36。地址电路系统40可以向存储器阵列70发送地址位置
数据Au44和/或Av 46,以指定要读出或写入的存储器地址。写数据电路系统可以向存储器
阵列70发送写数据D0u 76、D0v 78、D1u 82和/或D1v 84。

图2A示出了主机10和多存储体存储器电路系统的高级例子。下面的详?#35813;?#36848;提供
了过程和/或系统的部件的具体例子,其可以提供涉及通过多存储体存储器电路系统20捕
获和传播地址和写数据的特征和/或优点。

例如,多存储体双管道SRAM设备可以包括以存储器阵列频率操作并包括多个SRAM
存储体的存储器阵列,其中每个SRAM存储体包括被组织为行和列的矩阵的单端口SRAM存储
器单元块、解码器、感测放大器、以及存储器单元存取电路系统。SRAM设备可以包括针对每
个SRAM存储体控制单个时钟周期内的读操作和写操作的读/写控制电路。SRAM设备可以包
括含有地址电路系统的地址输入管线电路,地址电路系统以至少两倍于存储器阵列频率的
地址电路系统频率操作。SRAM设备可以包括含有数据电路系统的数据输入管线电路,数据
电路系统包括至少两倍于存储器阵列频率的数据电路频率,其中数据电路系统接收包括节
拍一写数据和节拍二写数据的第一节拍和第二节拍的写数据。SRAM设备还可以在多个SRAM
存储体处包括存储体存取电路系统。

在一些实施例中,地址电路系统可以接收读地址和写地址并且根据读地址和写地
址形成读/写地址流,以便将读/写地址流送到对应的SRAM存储体。地址电路系统还可以将
读/写地址拆分成读地址流和写地址流并且根据读地址流和写地址流形成读/写地址流以
便读和写对应的SRAM存储体。在一些实施例中,数据电路系统可以接收第一节拍和第二节
拍的写数据并且用第一节拍和第二节拍形成第一写数据流,以便将第一写数据流送到对应
的SRAM存储体。数据电路系统还可以将第一写数据流拆分成用于将第一节拍写入对应的
SRAM存储体的第二写数据流和用于将第二节拍写入对应的SRAM存储体的第三写数据流。

图2B是绘出了符合本创新的一个或多个方面的例示性读和写定时方面的时序图。
图2B绘出了与图3至12相关联的信号定时。在Ain地址字段中列出的“(n)”指示存储体“n”是
用于此特定操作的目标存储体。

注意,当以最大频率操作时(如图2B中所示),由当包含读地址时的MA(n)的宽度可
知,读操作的持续时间可以大于一个周期,并且,由当包含写地址时的MA(n)的宽度显然的,
写操作的持续时间可以小于一个周期。

还应注意,当以最大频率操作并且读操作在周期“n”中启动时,它必须是针对与在
周期“n-1”中被读取的存储体不同的存储体,因为两个读操作将由于它们的持续时间大于
一个周期而有一些重叠,并且是与在周期“n-1”中被写入的存储体不同的存储体,因为读操
作将与整个写操作重叠。在这个特定的实现中,这些将是仅有的存储体冲突限制,但是,如
果期望的话,可以施加其它的存储体冲突限制。

还应注意,当以?#19979;?#30340;频率操作使得读操作的持续时间小于一个周期时,在周期
“n”中启动的读操作可以是针对与在周期“n-1”中被读取的存储体相同的存储体,并?#20197;?#37027;
种情况下,仅剩的存储体冲突限制可以是周期“n”中的读取不能针对与在周期“n-1”中被写
入的存储体相同的存储体,但是,如果期望的话,可以施加其它的存储体冲突限制。

图3是八存储体Quad-B2SRAM实现的例示性框图,其中每个存储体321与1:2A解复
用器(地?#26041;?#22797;用器)311、2:1A复用器(地址复用器)312和/或1:2D解复用器(数据解复用
器)313相关联。地址输入锁存器/复用器AILM 301可以锁存读和写地址42,并将它们时分复
用成可以被送到每个存储器存储体321的单个读/写地址流Ain 411。控制输入锁存器CIL
302可以锁存读和写控制信号R#32、W#42,读和写控制信号R#32、W#42可以随后被送521、522
到每个存储器存储体321。数据输入锁存器/复用器DILM 303可以锁存两个节拍的写数据
52,并将他们时分复用成可被送到每个存储器存储体321的单个写数据流Din 1021。

在每个存储器存储体,Ain 411读/写地址流可以被A解复用器311解复用为可以由
R#32和W#42控制信号生效的单独的读地址和写地址。2:1复用器312可被用来选择那些地址
中的哪些地址被用来读和/或写存储体321。

在每个存储器存储体321,Din写数据流1021可以被解复用器313解复用为可被用
来写存储体321的分离的节拍一和节拍二写数据。

以这种方式,在任何特定周期内启动的读操作可以与在同一周期内启动的写操作
配对,并且这两个操作可以在两个周期上顺序地执行,要么针对相同的存储器存储体,要么
针对不同的存储体。相结?#31995;兀?#30456;关联的读和写地址可以通过AILM 301、1:2A解复用器311
和2:1A复用器312传播到每个存储器存储体321,相关联的读和写控制信号可以通过CIL
302传播到每个存储器存储体321,并且相关联的写数据可以通过DILM 303和1:2D解复用器
313传播到每个存储器存储体321。

注意,因为读和写操作对可以在两个周期?#29616;?#34892;,而读和写操作对可以在每个周
期被启动,所以在新的读和写操作对被启动时,一个或两个存储器存储体可能是忙的(即,
在被访问的中间)。用户可以尝试避免“存储体冲突?#20445;?#21363;,避免读取由于先前的读和写操作
而忙的存储体。

还应注意,利用本文的发明,当对同一存储体启动的读和写操作在两个周期上顺
序执行时,每个操作可以不必在一个周期内执行。相反,假定两个操作的组合持续时间不大
于两个周期,则读操作可以在大于一个周期中执行,并且写可以在少于一个周期中执行。这
个?#25293;?#22312;图13中示出并在下面详细?#33268;邸?br />

地址&控制输入

图4是绘出了符合本创新的一个或多个方面的例示性地址输入电路系统的框图。
图4示出了包括两个寄存器(或锁存器)401、402以及复用器411的AILM(例如,图3的AILM
301)。例如,寄存器RA 401可以在每个周期使用K 62的上升沿捕获读地址,而?#36824;?#31532;一读控
制R#32在那个时?#21451;?#34987;捕获为“低?#34987;?#26159;“高?#20445;?#22240;此,如果读操作未在该周期内启动,则捕获
的地址可能不被使用。寄存器WA 402可以使用K#64的上升沿来捕获写地址。一种实现方式
可以仅在其?#26800;?#19968;写控制W#34在K的前一上升沿被捕获为“低”的周期中使用K#64的上升
沿;因此,所捕获的写地址可以总是被使用,并?#20197;?#20889;操作未启动的那些周期中可以节省功
率。

复用器AM 411可以将所捕获的读和写地址时分复用到可被送到每个存储器存储
体的单个读/写地址流Ain 411中。K 62时钟为“高”可以导致读地址401被选择(即,被复用
到Ain地址流中),并且K#64时钟为“高”可以导致写地址402被选择(即,被复用到Ain地址流
中)。就像对于WA 402寄存器,一种实现方式可以仅在其?#26800;?#19968;写控制W#34在K的前一上升
沿被捕获为“低”的周期中使用K#64的上升沿;因此,如果写操作被启动,则Ain可以仅从读
地址改变为写地址,并?#20197;?#20889;操作未启动的那些周期中可以节省功率。

图5是绘出了符合本创新的一个或多个方面的例示性控制输入锁存器电路系统的
框图。如图5中所示,CIL(例如,图3的CIL 302)可以包括三个寄存器(或锁存器)501、502、
512以及两个反相器521、522。寄存器RD 501可以在每个周期使用K 62的上升沿来捕获(低
态有效)读控制信号,并且其输出可以被反相521,以创建高态有效的Rin信号。寄存器WR
502可以在每个周期使用K 62的上升沿捕获(低态有效)写控制信号,寄存器WR1 512可以在
每个周期使用K#64的上升沿来重?#28388;?#23384;来自WR的写控制信号,并且其输出可以被反相522,
以产生高态有效的Win信号。

图6是绘出了符合本创新的一个或多个方面的例示性解复用器的框图。在图6中的
每个存储器存储体(例如,图3的存储器存储体321)处,Ain读/写地址流中的存储体地址可
以被预解码器601解码,以生成单比特输出bank(n),如果存储体地址指示对应的读或写操
作针对该特定存储体,则单比特输出可以是有效的。

四个AND门611、612、641、642和三个寄存器(或锁存器)621、622、632可被用来将
bank(n)信号解复用为分开的读bank(n)和写bank(n)信号(代表存储体地址的1:2A解复用
器311),并且那两个bank(n)信号可被用来生成读bank(n)时钟和写bank(n)时钟。例如,
bank(n)可以经由AND门611与Rin并与NOT(WBA(n))进?#26032;?#36753;AND运算,以生成rbank(n),以
确保其在随后被RBAn锁存时是从有效读地址生成的并且,如果忽略存储体冲突限制,那么
如果读bank(n)与(在前一周期中启动的)写bank(n)冲突,则防止读bank(n)发生。例如,
bank(n)可以经由AND门612与Win进?#26032;?#36753;AND运算,以生成wbank(n),以确保其在随后被
WBAn锁存时是从有效写地址生成的。

寄存器RBAn 621可以使用作为K的延迟版本的K1的上升沿来捕获rbank(n),由此
生成可以有效一个周期的读bank(n)信号RBA(n)。RBA(n)可以经由AND门641与延迟版本的
K1进?#26032;?#36753;AND运算,由此生成读bank(n)时钟KR(n)。

寄存器WBAn 622可以使用作为K#64的延迟版本的K1#的上升沿来捕获wbank(n),
由此生成可以有效一个周期的第一写bank(n)信号WBA(n)。

寄存器WBA1n 632可以使用K1的上升沿重?#28388;?#23384;WBA(n),由此生成可以有效一个
周期的第二写bank(n)信号WBA1(n)。WBA1(n)可以经由AND门642与延迟版本的K1进?#26032;?#36753;
AND运算,由此生成写bank(n)时钟KW(n)。

图7是绘出了符合本创新的一个或多个方面的例示性读/写电路系统的框图。在每
个存储器存储体(例如,图3的存储器存储体321)处,并且如图7中所绘出的,读bank(n)和写
bank(n)脉冲可以根据图6中生成的两个时?#30001;?#25104;。

单冲击(One Shot)逻辑711可以使用KR(n)来生成单冲击脉冲Rnp。读自定时逻辑
721可以使用Rnp来生成可有效长?#21015;?#20110;两个周期但不必小于或等于一个周期的读bank(n)
脉冲R(n),其最终可导致读bank(n)操作发生。

KW(n)可以经由AND门702与NOT(R(n))进?#26032;?#36753;AND运算,以确保W(n)在R(n)之后
开始。单冲击逻辑712可以使用AND门Wn2的输出来生成单冲击脉冲Wnp。写自定时逻辑722可
以使用Wnp来生成可有效长达小于或等于一个周期的写bank(n)脉冲W(n),其最终可导致写
bank(n)操作发生。R(n)有效和W(n)有效的组合持续时间可以小于或等于两个周期。

图8是绘出了符合本创新的一个或多个方面的例示性地址复用器的框图。在每个
存储器存储体(例如,图3的存储器存储体321)处,并且如图8所绘出的,Ain读/写地址流中
的非存储体地址可以由预解码器801解码,三个寄存器812、821、822可被用来将解码后的非
存储体地址两路解复用为分开的bank(n)读地址和写地址(代表非存储体地址的1:2A解复
用器311),并且2:1复用器831(代表2:1A复用器312)可被用来选择那些地址中的哪些地址
被用来读和/或写特定的存储体。

寄存器RAn 821可以使用KR(n)的上升沿(参见图6)来捕获解码后的非存储体地
址,由此生成bank(n)读地址RA(n)。寄存器WAna 812可以在每个周期使用K1#的上升沿捕获
解码后的非存储体地址,并且寄存器WAn 822可以使用KW(n)(参见图6)的上升沿重?#28388;?#23384;
来自WAna的解码后的非存储体地址,由此生成bank(n)写地址WA(n)。

复用器831可被用来选择那些bank(n)地址RA(n)和/或WA(n)中的哪些可被用来读
和/或写特定的存储器存储体。R(n)可以使得RA(n)被选择,而W(n)可以使得WA(n)被选择。

图9是绘出了符合本创新的一个或多个方面的例示性地址复用器的框图。图4和8
中绘出的地址复用器可以如图9中所示那样实现。A 42和B 48可以是到复用器的两个输入,
并且Y 901可以是复用器的输出。AS 942和BS 948可以是能控制Y为A、Y为B还是Y为0的两个
“选择”信号。地址复用器901是地址复用器的逻辑表示。在实现形式中,它可以包括三个驱
动器DRA 911、DRB 912和DRX913。如本领域普通技术人员将认识到的,图9的复用器是一种
可能的复用器实现,但是各种众所周知或新型的复用器也可以在本文所述的创新的实现中
使用。

当AS有效时,DRA的输出可以是A,而当AS无效时,DRA的输出可以是三态。当BS有效
时,DRB的输出可以是B,而当BS无效时,DRB的输出可以是三态。当AS和BS都无效时,DRX的输
出可以是0,否则可以是三态。

数据输入

图10是绘出了符合本创新的一个或多个方面的例示性数据输入电路系统的框图。
图10示出了包括四个寄存器(或锁存器)1001、1002、1011、1012以及复用器1021的DILM(例
如,图3的DILM303)。寄存器D0KD 1001可以在每个周期使用KD 54的上升沿来捕获节拍一写
数据,而?#36824;?#31532;一写控制W#34在同一时钟内在K 62的上升沿被捕获为“低?#34987;?#26159;“高?#20445;?#22240;此,
如果写操作未在该周期内启动,则捕获的数据可能不被使用。寄存器D1KD 1002可以在每个
周期使用KD#56的上升沿捕获节拍二写数据,而?#36824;?#31532;一写控制W#34在同一时钟内在K 62
的上升沿被捕获为“低?#34987;?#26159;“高?#20445;?#22240;此,如果写操作未在该周期内启动,则捕获的数据可能
不被使用。寄存器D0K 1011可以使用K#64的上升沿来重?#28388;?#23384;来自D0KD的节拍一写数据,
由此将数据从KD 54时钟域传送到K 62时钟域。寄存器D1K 1012可以使用K 62的上升沿重
?#28388;?#23384;来自D1KD的节拍二写数据,由此将数据从KD 54时钟域传送到K 62时钟域。复用器DM
1021可以将所捕获的节拍一和节拍二写数据时分复用到可被送到每个存储器存储体的单
个写数据流Din中。K#64时钟为“高”可以使得节拍一写数据被选择(即,被复用到Din写数据
流中),并且K 62时钟为“高”可以使得节拍二写数据被选择(即,被复用到Din写数据流中)。
就像对于图4中的复用器AM 411,一种实现方式可以仅在其?#26800;?#19968;写控制W#34在K的前一上
升沿被捕获为“低”的周期中使用K#64和K 62;因此,如果写操作被启动,则Din可以仅改变
为一组新的节拍一和节拍二写数据,并?#20197;?#20889;操作未启动的那些周期中可以节省功率。

注意,在写数据路径中阶段一和二的实现可以允许KD 54时?#21451;?#36229;前或落后于对
应的K 62时?#21451;?#22823;?#21450;?#20010;周期。

图11是绘出了符合本创新的一个或多个方面的例示性数据解复用器的框图。在每
个存储器存储体(例如,图3的存储器存储体321),并且如图11中所绘出的,三个寄存器
1101、1111、1112可被用来将Din写数据流按两路解复用为可被用来写特定存储体的分开的
bank(n)节拍一和节拍二写数据(代表1:2D解复用器313)。

寄存器D0na 1101可以在每个周期使用K1#的上升沿捕获节拍一写数据,并且寄存
器D0n 1111可以使用KW(n)(参见图6)的上升沿重?#28388;?#23384;来自D0na的节拍一写数据,由此生
成可被用来写特定存储器存储体的bank(n)节拍一写数据D0(n)。寄存器D1n 1112可以使用
KW(n)的上升沿(参见图6)来捕获节拍二写数据,由此生成可被用来写特定存储器存储体的
bank(n)节拍二写数据D1(n)。

图12是绘出了符合本创新的一个或多个方面的例示性数据复用器的框图。图10中
绘出的数据复用器可以如图12中所示那样实现。如本领域普通技术人员将认识到的,图12
的复用器是一种可能的复用器实现,但是各种众所周知或新型的复用器也可以在本文所述
的创新的实现中使用。

A 42和B 48可以是到复用器1201的两个输入,并且Y可以是复用器1201的输出。AS
942和BS 948可以是控制Y为A还是Y为B的两个选择信号。数据复用器1201可以是数据复用
器的逻辑表示。在一些实现中,数据复用器1201可以包括两个驱动器DRA 1211和DRB 1212
以及锁存器1213。当AS有效时,DRA的输出可以是A,而当AS无效时,DRA的输出可以是三态。
当BS有效时,DRB的输出可以是B,而当BS无效时,DRB的输出可以是三态。锁存器1213可被用
来在AS和BS都被停用之后将输出Y保持在其当前状态。

其它特征/方面

除了上述存储器创新和存储器体系架构之外,本发明还尤其包括存储器操作的方
法、制造符合本文的特征和/或功能的存储器设备的方法、产品(诸如SRAM或体现SRAM的产
品)、以及经由这种过程生产的产品。以示例而非限制的方式,本文的存储器制造方法可以
包括已知的RAM制造工艺,诸如涉及诸如p-mos和n-mos晶体管形成、多个金属化层和/或局
部互连等方面的CMOS技术。例如,这里的各种示例性/主要工艺在美国专利No.4794561、
5624863、5994178、6001674、6117754、6127706、6417549、6894356和7910427以及美国专利
申请公开No.US2007/0287239A1的背景/公开内容?#26800;?#21040;阐述,这些专利和专利申请通过引
用被结合于此。

在一些情况下,可以实现本创新的各方面,例如,其涉及包含与电路系统相关联地
执行的程序模块的逻辑和/或逻辑指令。一般而言,程序模块可以包括执行特定任务或实现
特定逻辑、控制、延迟或指令的例程、程序、对象、部件、数据结构等。本发明还可以在分布式
电路设置的背景下实现,其中电路系统经由通信总线、电路系统或链路连接。在分布式设置
中,控制/指令可以从包括存储器存储设备的本地计算元件和远程计算元件这两者发生。

如本文所公开的,符合本发明的特征可以经由和/或涉及计算机硬件、软件和/或
固件来使用。例如,本文公开的系统和方法可以结合各?#20013;?#24335;实现或使用,包括例如存储
器、数据处理器,诸如在还包括存储器、数据库、数字电子电路系统、固件、软件的计算设备
或它们的组合。另外,虽然所公开的实现当中有一些描述了具体的硬件组件,但是与本创新
一致的系统和方法可以在硬件、软件和/或固件的?#25105;?#32452;?#31995;?#32972;景下实现。另外,本创新的
上述特征和其它方面及原理可以在各种存储器环?#25345;?#23454;现。此类环境和相关应用可以为执
行根据本发明的各种例程、过程和/或操作而被特别地构造,或者它们可以包括通过代码选
择性地激活或重新配置以提供必要功能性的通用计算机或计算平台。本文公开的过程?#36824;?br />有地与任何特定的计算机、网络、体系架构、环境或其它装置相关,并且可以由硬件、软件
和/或固件的合适组合来实现。例如,各种通用机器可以与根据本发明的教导编写的程序一
起使用,或者可以更方便地构造专用装置或系统来执行所需的方法和技术。

本文所述的方法和系统的各方面,诸如逻辑,可以被实现为编程到各种电路系统
中的任何电路系统中的功能,其中各种电路系统包括可编程逻辑设备(“PLD”),诸如现场可
编程门阵列(“FPGA”)、可编程阵列逻辑(“PAL”)设备、电可编程逻辑和存储器设备和基于标
准单元的设备,以及专用集成电路。用于实现各方面的一些其它可能性包括:存储器设备、
具有存储器的微控制器(诸如EEPROM)、?#24230;?#24335;微处理器、固件、软件等。?#36865;猓?#21508;方面可以体
现在具有基于软件的电路仿真、离散逻辑(顺序和组合)、定制设备、模糊(神经)逻辑、量子
设备以及任何上述设备类型的混?#31995;?#24494;处理器中。底层设备技术可以以各种部件类型提
供,例如,如互补金属氧化物半导体(“CMOS”)那样的金属氧化物半导体场效应晶体管
(“MOSFET”)技术、如发射极耦?#19979;?#36753;(“ECL”)那样的双极技术、聚合物技术(例如,硅?#26597;?#32858;
合物和金属?#26597;?#32858;合物-金属结构)、混?#31995;哪?#25311;和数字,等等。

还应注意,就其行为、寄存器传送、逻辑组件和/或其它特点而言,本文公开的各种
逻辑和/或功能可以利用硬件、固件和/或在各?#21482;?#22120;可读或计算机可读介质中体现的数
据/指令的任何数量的组合来体现。其中可以体现此类格式化数据和/或指令的计算机可读
介质包括但不限于各?#20013;?#24335;的?#19988;资?#24615;存储介质(例如,光学、磁性或半导体存储介质),但
是不包括诸如载波的临时介质。

除非上下文明确要求,否则贯穿整个说明书和权利要求书,词“包括”、“包含”等应
当在包容性的意义上而不是在排他或详尽的意义上被解释,即,在“包括但不限于”的意义
上。使用单数或复数的词语也分别包括复数或单数。?#36865;猓?#35789;“本文”、“下文”、“以上”、“以
下”及类似含义的词语指代作为整体的本申请,而不是本申请的任何特定部分。当在引用两
个或更多个项的列表时使用词“或”时,那个词涵盖该词语的所有以下解释:列表中的任何
项、列表中的所有项以及列表中的项的?#25105;?#32452;合。

虽然本文已具体描述了本发明的某些目前优选的实施例,但是对于本发明所属领
域的技术人员来说显而易见的是,在不背离本创新的精神和?#27573;?#30340;情况下,可以进行本文
所示和所描述的各种实现的变化和修改。因而,本发明意在仅限于适用的法律规则所要求
的?#27573;А?br />

关于本文
本文标题:涉及多存储体存储器电路系统的系统和方法.pdf
链接地址:http://www.pqiex.tw/p-6091803.html
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