平码五不中公式规律
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延迟电路以及相关的系统和方法.pdf

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延迟 电路 以及 相关 系统 方法
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摘要
申请专利号:

CN201580047097.4

申请日:

2015.08.27

公开号:

CN106663078A

公开日:

2017.05.10

当前法律状态:

授权

?#34892;?#24615;:

有权

法?#19978;?#24773;: 授权|||实质审查的生效IPC(主分类):G06F 13/40申请日:20150827|||公开
IPC分类号: G06F13/40; G06F13/42; G06F1/10; H03K5/13(2014.01)I 主分类号: G06F13/40
申请人: 高通股份有限公司
发明人: L·阿马里利奥; A·戈卢比茨基; H·H·哈勒; F·科尔马?#21697;? G·斯托格
地址: 美国加利福尼亚州
优?#28909;ǎ?/td> 2014.09.04 US 14/477,367
专利代理机构: 上海专利商标事务所有限公司 31100 代理人: 唐杰敏;陈炜
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法律状态
申请(专利)号:

CN201580047097.4

授权公告号:

||||||

法律状态公告日:

2018.07.10|||2017.06.06|||2017.05.10

法律状态类型:

授权|||实质审查的生效|||公开

摘要

公开了延迟电路以及相关的系统和方法。在一个方面,提供了使用逻辑来准确地延迟输出启用信号以减小或避免从设备内的数据危害的延迟电路。延迟电路包括配置成接收基于慢时钟的输出启用输入信号的两个移位寄存器链。第一移位寄存器?#20174;?#24555;时钟的正边沿来进行时钟定时,并且提供第一选通信号。第二移位寄存器?#20174;?#24555;时钟的负边沿来进行时钟定时,并且提供第二选通信号。该逻辑使用第一选通信号和第二选通信号以及输出启用输入信号来提供经延迟的输出启用输出信号。延迟电路为输出启用输出信号提供高度准确的时间延迟,以便以面积高效和功率高效的方式来减小或避免数据危害。

权利要求书

1.一种用于延迟输出启用信号的延迟电路,包括:
第一移位寄存器链,包括:
配置成接收输出启用输入信号的第一链输入,其中所述输出启用输入信号是基于慢时
钟信号的;
配置成接收快时钟信号的第一链时钟输入;以及
配置成提供第一选通信号的第一链输出;
第二移位寄存器链,包括:
配置成接收所述输出启用输入信号的第二链输入;
配置成接收所述快时钟信号的第二链时钟输入;以及
配置成提供第二选通信号的第二链输出,其中所述第二选通信号的每次转变与所述第
一选通信号的对应转变是相反的;以及
配置成基于所述第一选通信号、所述第二选通信号、以及所述输出启用输入信号来提
供输出启用输出信号的经延迟输出。
2.如权利要求1所述的延迟电路,其特征在于,进一步包括触发器,所述触发器包括:
配置成接收数据信号的触发器输入;
配置成接收所述慢时钟信号的触发器时钟输入;以及
配置成提供所述输出启用输入信号的触发器输出。
3.如权利要求1所述的延迟电路,其特征在于,进一步包括配置成提供所述快时钟信号
的快时钟。
4.如权利要求3所述的延迟电路,其特征在于,所述快时钟包括环形振荡器。
5.如权利要求1所述的延迟电路,其特征在于,进一步包括基于OR的逻辑门,所述基于
OR的逻辑门包括:
配置成接收所述第一选通信号的第一基于OR的输入;
配置成接收所述第二选通信号的第二基于OR的输入;以及
基于OR的输出。
6.如权利要求5所述的延迟电路,其特征在于,进一步包括基于AND的逻辑门,所述基于
AND的逻辑门包括:
配置成接收所述输出启用输入信号的第一基于AND的输入;
耦合?#20102;?#36848;基于OR的输出的第二基于AND的输入;以及
所述经延迟输出。
7.如权利要求1所述的延迟电路,其特征在于:
所述第一移位寄存器链包括偶数个第一移位元件;以及
所述第二移位寄存器链包括偶数个第二移位元件。
8.如权利要求1所述的延迟电路,其特征在于,进一步包括频率补偿电路,所述频率补
偿电路配置成:
接收所述快时钟信号;
接收所述慢时钟信号;以及
基于所述慢时钟信号与所述快时钟信号之间的延迟变化来补偿所述输出启用输出信
号。
9.如权利要求8所述的延迟电路,其特征在于,所述频率补偿电路包括:
配置成对在所述慢时钟信号的循环期间发生的快时钟信号转变的数目进行计数的计
数器电路;以及
所述频率补偿电路进一步被配置成基于所计数的快时钟信号转变的数目来确定所述
慢时钟信号与所述快时钟信号之间的延迟变化。
10.如权利要求8所述的延迟电路,其特征在于:
所述频率补偿电路被进一步配置成基于所述延迟变化来提供选择信号;以及
所述延迟电路进一步包括:
复用器,其中所述复用器的数据输入被耦合?#20102;?#36848;第一移位寄存器链内的个体元件以
及所述第二移位寄存器链内的个体元件;以及
所述复用器被配置成:
基于从所述频率补偿电路接收到的所述选择信号来提供所述第一选通信号;以及
基于从所述频率补偿电路接收到的所述选择信号来提供所述第二选通信号。
11.如权利要求1所述的延迟电路,其特征在于,进一步包括配置成当所述输出启用输
入信号与所述输出启用输出信号在逻辑上相等时暂停所述快时钟信号的功?#24335;档?#30005;路。
12.如权利要求4所述的延迟电路,其特征在于,进一步包括:
配置成当所述输出启用输入信号与所述输出启用输出信号在逻辑上相等时暂停所述
快时钟信号的功?#24335;档?#30005;路;以及
所述功?#24335;档?#30005;路包括基于XOR的逻辑门,所述基于XOR的逻辑门配置成:
接收所述输出启用输入信号和所述输出启用输出信号;以及
提供功?#24335;档?#20449;号。
13.如权利要求12所述的延迟电路,其特征在于,所述环形振荡器包括:
多个串行耦合的反相器;以及
基于AND的逻辑门,所述基于AND的逻辑门配置成:
从所述多个串行耦合的反相器之中的最终反相器接收反相器信号;
接收所述功?#24335;档?#20449;号;以及
提供所述快时钟信号。
14.如权利要求1所述的延迟电路,其特征在于,所述延迟电路被集成到集成电路(IC)
?#23567;?br />
15.如权利要求1所述的延迟电路,其特征在于,所述延迟电路被集成到选自由以下各
项构成的组中的设备中:机顶盒;娱乐单元;导航设备;通信设备;固定位置数据单元;移动
位置数据单元;移动电话?#29615;?#31389;电话;计算机;便携式计算机;台式计算机;个人数?#31181;?#29702;
(PDA);监视器;计算机监视器;电视机;调谐器;无线电;卫星无线电;音乐播放器;数字音乐
播放器;便携式音乐播放器;数?#36136;?#39057;播放器;视频播放器;数?#36136;悠档?DVD)播放器;以及
便携式数?#36136;?#39057;播放器。
16.一种用于延迟输出启用信号的方法,包括:
接收快时钟信号;
接收慢时钟信号;
接收输出启用输入信号,其中所述输出启用输入信号是基于所述慢时钟信号的;
基于所述输出启用输入信号和所述快时钟信号来生成第一选通信号;
基于所述输出启用输入信号和所述快时钟信号来生成第二选通信号,其中所述第二选
通信号的每次转变与所述第一选通信号的每次对应转变是相反的;以及
基于所述第一选通信号、所述第二选通信号、以及所述输出启用输入信号来提供输出
启用输出信号。
17.如权利要求16所述的方法,其特征在于,进一步包括基于所述慢时钟信号与所述快
时钟信号之间的延迟变化来补偿所述输出启用输出信号。
18.如权利要求17所述的方法,其特征在于,补偿所述输出启用输出信号包括:
对在所述慢时钟信号的循环期间发生的快时钟信号转变的数目进行计数;以及
基于所计数的快时钟信号转变的数目来确定所述慢时钟信号与所述快时钟信号之间
的延迟变化。
19.如权利要求16所述的方法,其特征在于,进一步包括当所述输出启用输入信号在逻
辑?#31995;?#20110;所述输出启用输出信号时暂停所述快时钟信号。
20.一种用于延迟输出启用的延迟电路,包括:
配置成生成第一选通信号的第一移位寄存器链;
配置成生成第二选通信号的第二移位寄存器链,其中所述第二选通信号的每次转变与
所述第一选通信号的每次对应转变是相反的;以及
配置成基于所述第一选通信号、所述第二选通信号、以及输入信号来提供输出启用输
出信号的经延迟输出。
21.如权利要求20所述的延迟电路,其特征在于,进一步包括基于OR的逻辑门,所述基
于OR的逻辑门包括:
配置成接收所述第一选通信号的第一基于OR的输入;
配置成接收所述第二选通信号的第二基于OR的输入;以及
基于OR的输出。
22.如权利要求21所述的延迟电路,其特征在于,进一步包括基于AND的逻辑门,所述基
于AND的逻辑门包括:
配置成接收所述输入信号的第一基于AND的输入;
耦合?#20102;?#36848;基于OR的输出的第二基于AND的输入;以及
所述经延迟输出。
23.如权利要求20所述的延迟电路,其特征在于,进一步包括频率补偿电路,所述频率
补偿电路配置成:
接收快时钟信号;
接收慢时钟信号;以及
基于所述慢时钟信号与所述快时钟信号之间的延迟变化来补偿所述输出启用输出信
号。
24.如权利要求20所述的延迟电路,其特征在于,进一步包括配置成当所述输入信号与
所述输出启用输出信号在逻辑上相等时暂停快时钟信号的功?#24335;档?#30005;路。
25.一种系统,包括:
与SoundWireTM协议兼容的通信总线,所述通信总线包括:
数据线;以及
时钟线;
经由所述通信总线来耦合至一个或多个从设备的主设备;以及
所述一个或多个从设备中的每一个从设备包括延迟电路,其中多个延迟电路之中的每
个延迟电路包括:
第一移位寄存器链,包括:
配置成接收输出启用输入信号的第一链输入,其中所述输出启用输入信号是基于所述
时钟线上所提供的慢时钟信号的;
配置成接收快时钟信号的第一链时钟输入;以及
配置成提供第一选通信号的第一链输出;以及
第二移位寄存器链,包括:
配置成接收所述输出启用输入信号的第二链输入;
配置成接收所述快时钟信号的第二链时钟输入;以及
配置成提供第二选通信号的第二链输出,其中所述第二选通信号的每次转变与所述第
一选通信号的每次对应转变是相反的;以及
配置成基于所述第一选通信号、所述第二选通信号、以及所述输出启用输入信号来提
供输出启用输出信号的经延迟输出。

说明书

延迟电路以及相关的系统和方法

优?#28909;?#35201;求

本申请要求于2014年9月4日提交的题为“DELAY CIRCUITS AND RELATED SYSTEMS
AND METHODS(延迟电路及相关的系统和方法)”的美国专利申请序列号14/477,367的优先
权,该申请的内容全部纳入于此。

背景

I.公开领域

本公开的技术一般涉及延迟电路,并且尤其涉及用于从数据总线接收时钟信号的
设备的延迟电路。

II.背景技术

电子设备(诸如移动电话和平板计算机)在当代社会已变得普及以供支持各种日
常使用。这些电子设备通常各自包括话筒以及扬声器。电子设备中使用的典型的话筒和扬
声器具?#34892;?#35201;两(2)个专用端口布线来连?#29992;?#20010;设备的模拟接口。然而,电子设备可包括多
个音频设备,诸如多个话筒和/或扬声器。由此,可能期望允许此类电子设备中的微处理器
或其他控制设备能够在公共通信总线上将音频数据传达至多个音频设备。另外,还可能期
望提供所定义的用于在公共通信总线上向电子设备中的不同音频设备传输与音频信道有
关的数字数据的通信协议。

鉴于此,联盟已经宣告把SoundWireTM作为用于向与电子设备相关联的不
同音频设备传送与音频信道有关的数字数据的通信协议。在SoundWireTM中,一个
SoundWireTM主接口允许主电子设备(“主设备”)或通信地耦合至主电子设备(“主设备”)的
监视器在公共通信总线上与耦合至SoundWireTM从接口的一个或多个从电子设备(“从设
备”)通信。截止至撰写本文时,SoundWireTM的当前版本是修订版0.6-r02,其于2014年5月6
日通过MIPI共享点文件服务器而使得对于MIPI联盟会员而言是内部可用的。

SoundWireTM中的公共通信总线包括两个分开的线:公共数据线(“数据(DATA)”)和
公共时钟线(“时钟(CLK)”)。在尝试提供低功耗环境时,SoundWireTM协议采用结合双倍数据
速率(“DDR”)的经修改的非归零反相(“NRZI”)编码方?#31119;?#20854;中在CLK上的时钟信号的每次转
变之际检查“数据”并潜在地驱动“数据”。以这种方式采用具有DDR的NRZI编码方案影响发
送信令,以使得SoundWireTM协议建议在每个从设备?#34892;?#35201;延迟电路以避免由不恰当的信号
定时导致的数据危害。然而,为从设备提供必要的延迟以避免数据危害的延迟电路通常在
消耗从设备内的面积和功率的同时生成近似的延迟。因此,向从设备提供更为准确的延迟
以避免数据危害,同时还?#26723;?#23545;应延迟电路的面积消耗和功耗将是有利的。

公开概述

详?#35813;?#36848;中公开的各方面包括延迟电路以及相关的系统和方法。在一个方面,提
供了使用简单逻辑来准确地延迟输出启用信号以便减小或避免从设备内的数据危害的延
迟电路。这一逻辑被配置成通过利用快时钟与对应的慢时钟之间的定时关系来提供高度准
确的延迟。更具体地,该延迟电路包括两个分开的被配置成接收基于该慢时钟的输出启用
输入信号的移位寄存器链。第一移位寄存器?#20174;?#24555;时钟的正边沿进行时钟定时,由此响应
于该快时钟的正转变而提供结果得到的第一选通信号。第二移位寄存器?#20174;?#24555;时钟的负边
沿进行时钟定时,由此响应于该快时钟的负边沿而提供结果得到的第二选通信号。使用快
时钟的相反的边沿来触发移位寄存器链允许对应的延迟相对于该快时钟保持准确。以此方
式,该简单逻辑结合输出启用输入信号一起使用第一选通信号和第二选通信号来提供经延
迟的输出启用输出信号。因此,基于该快时钟和慢时钟通过采用结合移位寄存器链的逻辑
来创建延迟允许延迟电路为输出启用信号提供高度准确的时间延迟,以便以面积高效和功
率高效的方式来减小或避免数据危害。

鉴于此,在一个方面,公开了一种用于延迟输出启用信号的延迟电路该延迟电路
包括第一移位寄存器链。该第一移位寄存器链包括配置成接收输出启用输入信号的第一链
输入,其中该输出启用输入信号是基于慢时钟信号的。第一移位寄存器链进一步包括?#21495;?#32622;
成接收快时钟信号的第一链时钟输入以及配置成提供第一选通信号的第一链输出。该延迟
电路进一步包括第二移位寄存器链。第二移位寄存器链包括?#21495;?#32622;成接收输出启用输入信
号的第二链输入以及配置成接收快时钟信号的第二链时钟输入。该第二移位寄存器链进一
步包括配置成提供第二选通信号的第二链输出,其中第二选通信号的每次转变与第一选通
信号的对应转变是相反的。该延迟电路进一步包括配置成基于第一选通信号、第二选通信
号、以及输出启用输入信号来提供输出启用输出信号的经延迟输出。

在另一方面,公开了一种用于延迟输出启用信号的方法。该方法包括接收快时钟
信号和慢时钟信号。该方法进一步包括接收输出启用输入信号,其中该输出启用输入信号
是基于慢时钟信号的。该方法进一步包括基于输出启用输入信号和快时钟信号来生成第一
选通信号。该方法进一步包括基于输出启用输入信号和快时钟信号来生成第二选通信号,
其中第二选通信号的每次转变与第一选通信号的每次对应转变是相反的。该方法进一步包
括基于第一选通信号、第二选通信号、以及输出启用输入信号来提供输出启用输出信号。

在另一方面,公开了一种用于延迟输出启用的延迟电路。该延迟电路包括配置成
生成第一选通信号的第一移位寄存器链。该延迟电路进一步包括配置成生成第二选通信号
的第二移位寄存器链,其中第二选通信号的每次转变与第一选通信号的每次对应转变是相
反的。该延迟电路进一步包括配置成基于第一选通信号、第二选通信号、以及输入信号来提
供输出启用输出信号的经延迟输出。

在另一方面,公开了一种SoundWireTM设备。该SoundWireTM设备包括SoundWireTM通
信总线。该SoundWireTM通信总线包括数据线和时钟线。该SoundWireTM设备进一步包括经由
SoundWireTM通信总线来耦合至一个或多个从设备的主设备。该一个或多个从设备中的每一
个从设备包括延迟电路。多个延迟电路之中的每个延迟电路包括第一移位寄存器链。该第
一移位寄存器链包括配置成接收输出启用输入信号的第一链输入,其中该输出启用输入信
号是基于时钟线上所提供的慢时钟信号的。该第一移位寄存器链进一步包括配置成接收快
时钟信号的第一链时钟输入。该第一移位寄存器链进一步包括配置成提供第一选通信号的
第一链输出。多个延迟电路之中的每个延迟电路进一步包括第二移位寄存器链。第二移位
寄存器链包括配置成接收输出启用输入信号的第二链输入。该第二移位寄存器链进一步包
括配置成接收快时钟信号的第二链时钟输入。该第二移位寄存器链进一步包括配置成提供
第二选通信号的第二链输出,其中第二选通信号的每次转变与第一选通信号的每次对应转
变是相反的。多个延迟电路之中的每个延迟电路进一步包括配置成基于第一选通信号、第
二选通信号、以及输出启用输入信号来提供输出启用输出信号的经延迟输出。

附图简述

图1是包括耦合至多个从设备的主设备的示例性SoundWireTM系统的框图;

图2是配置成向从设备提供近似延迟的示例性延迟电路的框图;

图3是配置成以面积高效和功率高效的方式来向从设备提供高度准确的延迟的示
例性延迟电路的框图;

图4是由图3中的延迟电路生成的示例性信号的时序图;

图5是解说以面积高效和功率高效的方式来将输入信号延迟一高度准确的延迟的
示例性过程的流程图;

图6是采用用于选择特定延迟的频率补偿电路的示例性延迟电路的框图;

图7是采用用于启用和禁用快时钟以?#26723;?#21151;耗的功?#24335;档?#30005;路的示例性延迟电路
的框图;以及

图8是可包括图3中的延迟电路的示例性的基于处理器的系统的框图。

详?#35813;?#36848;

现在参照附图,描述了本公开的若干示例性方面。措?#24688;?#31034;例性”在本文中用于表
示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必然被解释为优于或胜
过其他方面。

详?#35813;?#36848;中公开的各方面包括延迟电路以及相关的系统和方法。在一个方面,提
供了使用简单逻辑来准确地延迟输出启用信号以便减小或避免从设备内的数据危害的延
迟电路。这一逻辑被配置成通过利用快时钟与相应的慢时钟之间的定时关系来提供高度准
确的延迟。更具体地,延迟电路包括两个分开的被配置成接收基于该慢时钟的输出启用输
入信号的移位寄存器链。第一移位寄存器?#20174;?#24555;时钟的正边沿进行时钟定时,由此响应于
该快时钟的正转变而提供结果得到的第一选通信号。第二移位寄存器?#20174;?#24555;时钟的负边沿
进行时钟定时,由此响应于该快时钟的负边沿而提供结果得到的第二选通信号。使用快时
钟的相反的边沿来触发移位寄存器链允许对应的延迟相对于该快时钟保持准确。以此方
式,该简单逻辑结合输出启用输入信号一起使用第一选通信号和第二选通信号来提供经延
迟的输出启用输出信号。因此,基于快时钟和慢时钟通过采用结合移位寄存器链的逻辑来
创建延迟允许延迟电路为输出启用信号提供高度准确的时间延迟,以便以面积高效和功率
高效的方式来减小或避免数据危害。

在?#33268;?#26412;文中公开的延迟电路的诸方面之前,首先描述了示例性SoundWireTM系
统。就此而言,图1是具有作为SoundWireTM兼容的电子设备来通信地耦合至SoundWireTM通
信总线16的一(1)个主设备12以及四(4)个从设备14(1)-14(4)的示例性SoundWireTM系统10
的框图。在示例性方面,从设备14(1)-14(4)可以是话筒、扬声器、或其他音频设备。主设备
12使用两(2)个信号来与从设备14(1)-14(4)通信:在SoundWireTM通信总线16的公共时钟线
20(“CLK 20”)上传达的时钟信号18,以及在SoundWireTM通信总线16的公共数据线24(“数据
24”)上传达的数据信号22。虽然图1中仅解说了四个从设备14(1)-14(4),但是应当领会,
SoundWireTM规范支?#32622;?#20027;设备12最多达十一(11)个从设备14。应当领会,主设备12可具有
与其相关联的控制系统26,该控制系统26可以是硬件实现的处理器,该处理器具有存储在
与该处理器相关联的存储器中的相关联的软件。在示例性方面,控制系统26是主设备12的
片上系统(SoC)的一部分。在替换的示例性方面,控制系统26可以与包括SoundWireTM系统10
的计算设备的中央处理器相关联。在其他示例性方面,从设备14(1)-14(4)各自具有相应的
从控制系统28(1)-28(4)。注意,虽然这一方面解说了主设备12和从设备14(1)-14(4)内的
各种元件,但是其他方面可包括替换元件或配置且达成类似的功能性。

继续参照图1,SoundWireTM系统10采用结合双倍数据速率(“DDR”)的经修改的非归
零反相(“NRZI”)编码方?#31119;?#20854;中在时钟信号18上的每次转变之际检查“数据24”并潜在地驱
动“数据24”。作为非限定性示例,从设备14(1)-14(4)可以基于每个相应的从设备14(1)-14
(4)的对应的数据输出启用信号(“数据_OE”)来驱动“数据24”。以此方式根据DDR来驱动“数
据24”使得相应的“数据_OE”在时钟信号18的每个循环期间潜在地转变四(4)次。更具体地,
相应的“数据_OE”可以响应于时钟信号18转变为高逻辑电平而转变为高逻辑电平以及驱动
第一数据分段。然而,在时钟信号18达到低逻辑电平之?#21097;?#25968;据_OE”可转变为低逻辑电平
以便停止驱动第一数据分?#21361;?#24182;且稍后转变为高逻辑电平以开始驱动第二数据分段。在时
钟信号18再次转变为高逻辑电平时,“数据_OE”可转变为低逻辑电平以停止驱动第二数据
分段。在SoundWireTM系统10中,“数据_OE”在时钟信号18的一个循环期间的这种多次转变增
大了对应的从设备14(1)-14(4)中的数据危害的可能性。为了避免此类数据危害,
SoundWireTM协议建议相应地延迟“数据_OE”。

就此而言,图2解说了由SoundWireTM协议提出的示例性常规延迟电路30,该延迟电
路30可被配置成在SoundWireTM系统10中延迟相应的从设备14(1)-14(4)的“数据_OE”。具体
而言,常规延迟电路30包括可被配置成为相应的“数据_OE”提供近似延迟的通用延迟元件
32(1)-32(3)。作为非限定性示例,每个通用延迟元件32(1)-32(3)可使用库单元来设计,以
便提供经预定义的、简单的延迟。通过以此方式使用库单元来设计通用延迟元件32(1)-32
(3),与采用模拟电路系统以基于跟踪时钟信号18的相位来提供延迟相比较而言,常规延迟
电路30?#19978;?#32791;较少的面积和功率。然而,?#26723;?#27880;意的是,由于SoundWireTM系统10中的工艺、
电压和温度(“PVT”)漂移,因而由基于库单元的通用延迟元件32(1)-32(3)所提供的延迟可
宽泛地变化。由此,为从设备14(1)-14(4)的“数据_OE”提供更为准确的延迟以避免数据危
害,同时还?#26723;?#23545;应的常规延迟电路30的面积消耗和功耗将是有利的。

就此而言,图3解说了对应于本公开的示例性方面的延迟电路34。延迟电路34被配
置成提供类似于图1中的主设备12或从设备14(1)-14(4)的设备的输出启用信号的高度准
确的延迟,并且可比类似于图2中的常规延迟电路30的延迟电路需要更少的面积和功率。更
具体地,延迟电路34包括第一移位寄存器链36,其具?#20449;?#32622;成接收基于慢时钟信号42的输
出启用输入信号40的第一链输入38。第一移位寄存器链36还包括配置成接收快时钟信号46
的第一链时钟输入44,其中快时钟信号46具有比慢时钟信号42更高的频率。在快时钟信号
46的正转变之?#21097;?#31532;一移位寄存器链36被配置成在第一链输出50上提供第一选通信号48。
延迟电路34还包括配置成在第二链输入54上接收输出启用输入信号40的第二移位寄存器
链52。第二移位寄存器链52包括配置成接收快时钟信号46的第二链时钟输入56。响应于快
时钟信号46的负转变,第二移位寄存器链52被配置成在第二链输出60上提供第二选通信号
58。另外,延迟电路34包括简单逻辑62,其使用第一选通信号48和第二选通信号58以在经延
迟的输出66上提供输出启用输出信号64,其中输出启用输出信号64是输出启用输入信号40
的经延迟版本。

继续参照图3,在示例性方面,第一移位寄存器链36包括第一移位元件68(1)-68
(4)。第一时钟信号46被提供给每个第一移位元件68(1)-68(4)的对应的时钟输入70(1)-70
(4)。第一移位元件68(1)和68(3)响应于快时钟信号46的正转变来进行时钟定时,而第一移
位元件68(2)和68(4)响应于快时钟信号46的负转变来进行时钟定时。另外,第二移位寄存
器链52包括第二移位元件72(1)-72(4)。快时钟信号46被提供给每个第二移位元件72(1)-
72(4)的对应的时钟输入74(1)-74(4)。第二移位元件72(1)和72(3)响应于快时钟信号46的
负转变来进行时钟定时,而第二移位元件72(2)和72(4)响应于快时钟信号46的正转变来进
行时钟定时。以此方式,第二选通信号58的每次转变在逻辑上与第一选通信号48的对应转
变是相反的。由此,在第一选通信号58拥有高逻辑值时,第二选通信号58拥有低逻辑值。注
意,虽然这一示例性方面包括第一移位元件68(1)-68(4)和第二移位元件72(1)-72(4),但
是其他方面可通过采用偶数数目N的第一移位元件68(1)-68(N)和第二移位元件72(1)-72
(N)来达成类似的功能性。在另一示例性方面,移位元件68、72的数目可以有所不同。例如,
可存在偶数N个第一移位元件68(1)-68(N)以及奇数M个第二移位元件72(1)-72(M)(或反过
来)。在?#33267;?#19968;示例中,可存在奇数M个第一移位元件68(1)-68(M)以及奇数M个第二移位元
件72(1)-72(M)。

继续参照图3,在示例性方面,输出启用输入信号40是基于经过触发器76的慢时钟
信号42的。具体而言,触发器76包括配置成接收数据信号80的触发器输入78。触发器76还包
括配置成接收慢时钟信号42的触发器时钟输入82。由此,触发器输出84被配置成提供输出
启用输入信号40。另外,在这一示例性方面,快时钟信号46由快时钟生成,其中该快时钟是
环形振荡器86。

继续参照图3,在这一示例性方面,简单逻辑62包括“或(OR)”逻辑门88,其被配置
成在第一OR输入90上接收第一选通信号48,以及在第二OR输入92上接收第二选通信号58。
简单逻辑62在这一方面还包括“与(AND)”逻辑门94,其被配置成在第一AND输入96上接收输
出启用输入信号40,而第二AND输入98被耦合至OR逻辑门88的OR输出100。另外,AND逻辑门
94被配置成在延迟电路34的经延迟输出66上生成输出启用输出信号64。注意,其他方面可
使用其他基于OR和/或基于AND的逻辑门来分别替代OR逻辑门88以及AND逻辑门94以达成类
似的功能性。通过结?#31995;?#19968;移位寄存器链36和第二移位寄存器链52一起使用简单逻辑62基
于快时钟信号46和慢时钟信号42来创建延迟,允许延迟电路34为图1中的从设备14(1)-14
(4)的“数据_OE”提供高度准确的时间延迟。以此方式,延迟电路34可在与使用模拟电路系
统或库单元来生成延迟相比较而言潜在地消耗较少面积和功率的同时,提供减小或避免数
据危害的高度准确的时间延迟。

就此而言,图4解说了由图3中的延迟电路34生成的示例性信号102的时序图。具体
而言,输出启用输入信号40如由箭头104示出的那样转变为高逻辑值。响应于在输出启用输
入信号40转变为高逻辑值之后快时钟信号46的首次转变(如由箭头106示出的),可以通过
对第一移位元件68(1)和第二移位元件72(1)的输出进行采样来由延迟电路34生成第一延
迟信号108。类似地,响应于在输出启用输入信号40转变为高逻辑值之后快时钟信号46的第
二次转变(如由箭头110示出的),可以通过对第一移位元件68(2)和第二移位元件72(2)的
输出进行采样来由延迟电路34生成第二延迟信号112。另外,响应于在输出启用输入信号40
转变为高逻辑值之后快时钟信号46的第三次转变(如由箭头114示出的),可以通过对第一
移位元件68(3)和第二移位元件72(3)的输出进行采样来由延迟电路34生成第三延迟信号
116。以此方式,因为第一移位寄存器链36和第二移位寄存器链52在这一示例性方面各自具
有四(4)个级,所以响应于快时钟信号46的第四次转变(如由箭头120指示的那样),输出启
用输出信号64转变为高(如由箭头118指示的)。由此,由延迟电路34生成的延迟(t延迟)可以
用取决于由第一移位寄存器链36和第二移位寄存器链52采用的级数的精度等级来创建。具
体而言,由延迟电路34生成的延迟(t延迟)可以藉由下式来计算:

t延迟=t不确定+N×t快时钟/2 (式1)

就此而言,N是由第一移位寄存器链36和第二移位寄存器链52中的每一者所采用
的级数(例如,在延迟电路34中为四(4));t不确定表示快时钟信号46和慢时钟信号42的相位之
间的不确定性;以及t快时钟/2表示快时钟信号46的二分之一个循环。因此,如由图4中的示例性
信号102解说的,图3中的延迟电路34可被配置成为“数据_OE”提供高度准确的时间延迟,这
与由采用库单元的延迟电路(诸如图2中的常规延迟电路30)生成的近似时间延迟形成对
比。

就此而言,图5解说了由图3中的延迟电路34采用的示例性过程122,该示例性过程
122用于在与使用模拟电路系统或库单元来生成延迟相比较而言潜在地消耗较少的面积和
功率的同时将输出启用输入信号40延迟高度准确的延迟。具体而言,延迟电路34被配置成
接收快时钟信号46(框124)。延迟电路34被配置成接收慢时钟信号42(框126)。另外,延迟电
路34被配置成接收输出启用输入信号40,其中输出启用输入信号40是基于慢时钟信号42的
(框128)。延迟电路34被配置成基于输出启用输入信号40和快时钟信号46来生成第一选通
信号48(框130)。延迟电路34还被配置成基于输出启用输入信号40和快时钟信号46来生成
第二选通信号58,其中第二选通信号58的每次转变与第一选通信号48的每次对应转变是相
反的(框132)。另外,延迟电路34被配置成基于第一选通信号48、第二选通信号58、以及输出
启用输入信号40来提供输出启用输出信号64(框134)。通过采用过程122,延迟电路34可在
与使用模拟电路系统或库单元来生成延迟相比较而言潜在地消耗较少面积和功率的同时
提供可减小或避免延迟电路34中的数据危害的高度准确的延迟。

虽然延迟电路34可被配置成生成高度准确的时间延迟,但是此类延迟可能由于
PVT变动如何影响快时钟信号46的稳定性而有所不同。就此而言,图6解说了采用频率补偿
电路138的示例性延迟电路136,该频率补偿电路138用于基于慢时钟信号42与快时钟信号
46之间的延迟变化来补偿输出启用输出信号64。延迟电路136包括与图3中的延迟电路34共
同的某些组件和电路,它们在图3与6之间用共同的元件编号示出。在示例性方面,频率补偿
电路138包括计数器电路140,其配置成对在慢时钟信号42的单个循环期间发生的快时钟信
号46的转变的数目进行计数。频率补偿电路138被配置成基于所计数的快时钟信号46的转
变的数目来计算慢时钟信号42与快时钟信号46之间的延迟变化。此类延迟变化由频率补偿
电路138用于生成选择信号142,该选择信号142被提供给延迟电路136中的复用器144。复用
器144包括耦合至每个第一移位元件68(1)-68(4)的输出的数据输入146(1)-146(4),以及
耦合至每个第二移位元件72(1)-72(4)的输出的数据输入146(5)-146(8)。另外,复用器144
被配置成基于由频率补偿电路138生成的选择信号142来向简单逻辑62提供第一选通信号
48和第二选通信号58。由此,频率补偿电路138能够通过根据PVT变动对快时钟信号46所具
有的影响来确定第一移位寄存器链36和第二移位寄存器链52内的哪一级提供最准确的延
迟来补偿输出启用输出信号64。

虽然图3中的延迟电路34被配置成在与图2中的常规延迟电路30相比较而言潜在
地使用较少面积和功率的同时提供高度准确的时间延迟,但是附加的组件可被包括在其他
方面以进一步?#26723;?#21151;耗。就此而言,图7解说了采用配置成?#26723;?#21151;耗的功?#24335;档?#30005;路150的
示例性延迟电路148。延迟电路148包括与图3中的延迟电路34共同的某些组件和电路,它们
在图3与7之间用共同的元件编号示出。在示例性方面,功?#24335;档?#30005;路150被配置成当输出启
用输入信号40在逻辑?#31995;?#20110;输出启用输出信号64时暂停快时钟信号46。具体而言,功?#24335;?br />低电路150包括配置成接收输出启用输入信号40和输出启用输出信号64的“异或(XOR)”逻
辑门152。XOR逻辑门152被配置成使用此类输入来向生成快时钟信号46的环形振荡器86提
供功?#24335;档?#20449;号154。由此,当输出启用输入信号40具有与输出启用输出信号64相同的逻辑
值时,功?#24335;档?#20449;号154向环形振荡器86中的AND逻辑门156提供高逻辑值。AND逻辑门156被
配置成除了接收功?#24335;档?#20449;号154之外还从串联耦合的反相器160(1)-160(3)中的最终反
相器160(3)接收反相器信号158。以此方式,环形振荡器86在不需要延迟时将不生成快时钟
信号46,由?#31169;档?#24310;迟电路148的功耗而不负面地影响延迟功能性。注意,其他方面可使用
其他基于XOR和/或基于AND的逻辑门来分别替代XOR逻辑门152以及AND逻辑门156以达成类
似的功能性。

本文中所包括的诸方面被描述为在采用SoundWireTM协议的设备内使用。例如,在
图1中,延迟电路以及相关的系统和方法可在SoundWireTM系统10中的从控制系统28(1)-28
(4)内采用。然而,延迟电路以及相关的系统和方法也可在采用其他协议的设备内采用。

根据本文中公开的诸方面的延迟电路以及相关的系统和方法可在任何基于处理
器的设备中提供或被集成到任何基于处理器的设备?#23567;?#19981;作为限定的示例包括机顶?#23567;?#23089;
乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、
计算机、便携式计算机、台式计算机、个人数?#31181;?#29702;(PDA)、监视器、计算机监视器、电视机、
调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数?#36136;?#39057;
播放器、视频播放器、数?#36136;悠档?DVD)播放器、以及便携式数?#36136;?#39057;播放器。

就此而言,图8解说了可采用图3中解说的延迟电路34的基于处理器的系统162的
示例。在该示例中,基于处理器的系统162包括一个或多个中央处理单元(CPU)164,其各自
包括一个或多个处理器166。(诸)CPU 164可具有耦合至(诸)处理器166以用于对临时存储
的数据快速访问的高速缓存存储器168。(诸)CPU 164被耦?#31995;?#31995;统总线170,且可交互耦合
被包括在基于处理器的系统162中的主设备和从设备。如众所周知的,(诸)CPU 164通过在
系统总线170上交换地址、控制、以及数据信息来与这些其他设备通信。例如,(诸)CPU 164
?#19978;?#20316;为从设备的示例的存储器控制器172传达总线事务请求。尽管未在图8中解说,但可
提供多个系统总线170,其中每个系统总线170构成不同的织构。

其他主设备和从设备可被连接至系统总线170。如图8中解说的,作为示例,这些设
备可包括存储器系统174、一个或多个输入设备176、一个或多个输出设备178、一个或多个
网络接口设备180、以及一个或多个?#20801;?#22120;控制器182。(诸)输入设备176可包括任何类型的
输入设备,包括但不限于输入键、开关、语音处理器等。(诸)输出设备178可包括任何类型的
输出设备,包括但不限于音频、视频、其他视觉指示器等。(诸)网络接口设备180可以是被配
置成允许去往和来自网络184的数据交换的任何设备。网络184可以是任何类型的网络,包
括但不限于:有线或无线网络、?#25509;?#25110;公共网络、?#38047;?#32593;(LAN)、广域网、无线?#38047;?#32593;、以及因
特网。(诸)网络接口设备180可被配置成支持所期望的任何类型的通信协议。存储器系统
174可包括一个或多个存储器单元186(1)-186(N)。

(诸)CPU 164还可被配置成在系统总线170上访问(诸)?#20801;?#25511;制器182以控?#21697;?#36865;
至一个或多个?#20801;?#22120;188的信息。(诸)?#20801;?#22120;控制器182经由一个或多个视?#33633;?#29702;器190向
(诸)?#20801;?#22120;188发送要?#20801;?#30340;信息,视?#33633;?#29702;器190将要?#20801;?#30340;信息处理成适于(诸)?#20801;?#22120;
188的格式。(诸)?#20801;?#22120;188可包括任何类型的?#20801;?#22120;,包括但不限于:阴极射线管(CRT)、发
光二极管?#20801;?#22120;(LED)、液晶?#20801;?#22120;(LCD)、等离子?#20801;?#22120;等。

本领域技术人员将进一步领会,结合本文所公开的诸方面描述的各?#32440;?#35828;性逻辑
块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可?#20004;?#36136;中并由
处理器或其它处理设备执行的指令、或这两者的组合。作为示例,本文描述的主设备和从设
备可用在任何电路、硬件组件、集成电路(IC)、或IC芯片?#23567;?#26412;文所公开的存储器可以是任
何类型和大小的存储器,且可配置成存储所需的任何类型的信息。为清楚地解说这种可互
换性,以上已经以其功能性的形式一般地描述了各?#32440;?#35828;性组件、框、模块、电路和步骤。此
类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计?#38469;?#25216;
术人员可针对每种特定应用以不同方式来实现所描述的功能性,但此类实现决策不应被解
读为致使脱离本公开的范围。

结合本文中公开的诸方面描述的各?#32440;?#35828;性逻辑块、模块、以及电路可用设计成
执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编
程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任
何组合来实现或执?#23567;?#22788;理器可以是微处理器,但在替代方案中,处理器可以是任何常规处
理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合,例如DSP与微处
理器的组合、多个微处理器、与DSP核心协同的一个或多个微处理器或任何其它此类配置。

本文所公开的各方面可被体现为硬件和存储在硬件中的指令,并且可驻留在例如
随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM
(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其它形式的计算机可读
介质?#23567;?#31034;例性存储介?#26102;?#32806;?#31995;?#22788;理器,以使得处理器能从/向该存储介质读取/写入信
息。替换地,存储介质可以被整?#31995;?#22788;理器。处理器和存储介质可驻留在ASIC?#23567;SIC可驻
留在远程?#23616;小?#22312;替换方案中,处理器和存储介质可作为分立组件驻留在远程?#23613;?#22522;站或服
务器?#23567;?br />

还注意到,本文任何示例性方面中描述的操作步骤是为了提供示例和?#33268;?#32780;被描
述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执?#23567;?#27492;外,在单个操作
步骤中描述的操作实际上可在多个不同步骤中执?#23567;?#21478;外,示例性方面中?#33268;?#30340;一个或多
个操作步骤可被组合。将理解,如对本领域技术人员显而?#20934;?#22320;,在流程图中解说的操作步
骤可进行众多不同的修改。本领域技术人员还将理解,可使用各种不同技术中的任何一种
来表示信息和信号。例如,以上描述通篇引述的数据、指令、命令、信息、信号、位(比特)、码
元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光学粒子、或其任何组合来表示。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公
开。对本公开的各?#20013;?#25913;对本领域技术人员而言将容?#36164;?#26174;而?#20934;?#30340;,并且本文中所定义
的普?#35797;?#29702;可被应用到其他变型而不会脱离本公开的精神或范围。由此,本公开并非旨在
被限定于本文中所描述的示例和设计,而是应被授予与本文中所公开的原理和新颖特征一
致的最广义的范围。

关于本文
本文标题:延迟电路以及相关的系统和方法.pdf
链接地址:http://www.pqiex.tw/p-6091805.html
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