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一种保持占空比的组合逻辑电路.pdf

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一种 保持 组合 逻辑电路
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摘要
申请专利号:

CN201210595906.3

申请日:

2012.12.28

公开号:

CN103914578A

公开日:

2014.07.09

当前法律状态:

撤回

有效性:

无权

法?#19978;?#24773;: 发明专利申请公布后的视为撤回IPC(主分类):G06F 17/50申请公布日:20140709|||著录事项变更IPC(主分类):G06F 17/50变更事项:申请人变更前:北京中电华大电子设计有限责任公司变更后:北京中电华大电子设计有限责任公司变更事项:地址变更前:100102 北京市朝阳区利泽中二路2号望京科技创业园A座五层变更后:102209 北京市昌平区北七家未来科技城南区中国电子网络安全和信息化产业基地C栋|||实质审查的生效IPC(主分类):G06F 17/50申请日:20121228|||公开
IPC分类号: G06F17/50 主分类号: G06F17/50
申请人: 北京中电华大电子设计有限责任公司
发明人: 杨逸轩; 王延斌; 蒙卡娜; 包乌日吐
地址: 100102 北京市朝阳区利泽中二路2号望京科技创业园A座五层
优?#28909;ǎ?/td>
专利代理机构: 代理人:
PDF完整版下载: PDF下载
法律状态
申请(专利)号:

CN201210595906.3

授权公告号:

|||||||||

法律状态公告日:

2017.06.06|||2015.10.28|||2014.08.06|||2014.07.09

法律状态类型:

发明专利申请公布后的视为撤回|||著录事项变更|||实质审查的生效|||公开

摘要

本发明提出了一种保持占空比的组合逻辑电路实?#32440;?#26500;,该电路结构具有保持输入输出信号占空比的特点。该发明适用于输入输出信号占空比一致性要求较高的电路设计领域,如双沿采样的同步电路设计领域。通过本发明可完成集成电路中时钟路径占空比保持,优势在于使得经组合逻辑的时?#26377;?#21495;占空比保持与输入信号一致,使得集成电路中数字电路建立(setup)时间更易满足收敛要求。

权利要求书

权利要求书
1.  一种保持占空比的组合逻辑电路,其特征在于:
1)若所需逻辑在标准单元库中提供输出取反的相同逻辑单元,则保持时钟占空比的组合逻辑电路由2个相同驱动能力的前级逻辑单元和后级逻辑单元构成,前级逻辑单元和后级逻辑单元相互串联,组合逻辑电路的输入连接至前级逻辑单元的输入,前级逻辑单元的输出连接至后级逻辑单元的一个输入,后级逻辑单元的其他输入接固定电平;
2)若所需逻辑在标准单元库中未提供输出取反的相同逻辑单元,仅提供与所需逻辑一致的逻辑单元,则保持时钟占空比的组合逻辑电路由2个相同驱动能力的前级逻辑单元和后级组合逻辑单元及2个相同驱动能力的前级反相器和后级反相器构成,前级逻辑单元和后级组合逻辑单元及前级反相器和后级反相器串联,组合逻辑电路的输入连接至前级逻辑单元的输入,将前级逻辑单元的输出连接前级反相器的输入,再将前级反相器的输出连接至后级逻辑单元的一个输入,后级逻辑单元的输出连接至后级反相器的输入,后级反相器的输出作为组合逻辑电路的输出信号,后级逻辑单元的其他输入接固定电平。

说明书

说明书一种保持占空比的组合逻辑电路
技术领域
本发明应用于采用双沿触发,并对时?#26377;?#21495;占空比要求较高的同步电路设计领域。
背景技术
同步数字集成电路系统在当前数字集成电路设计中,同步电路的方法是数字设计中最直观和最可靠的方法。所谓同步,即这个电路系?#25345;?#25152;有的触发器都受到同一时钟域的时钟控制。同步电路包含三种主要电路结构:组合逻辑,时序逻辑和时钟分配网络。半周期时序电路设计如图1、图2所示,图1为时钟上升沿?#26009;?#38477;沿半周期路径,图2为时钟下降沿至上升沿半周期路径。电路结构的建立(setup)时间对电路能否获得较好的性能和可靠性起着关键作用,只有setup时间为正值才能表明时序收敛。FF1、FF4为上升沿触发寄存器,FF2、FF3为下降沿触发寄存器,由CLK定义点经FF1、FF3的时钟端至Q端再经组合逻辑至FF2的D端的路径延时为数据通路延?#20445;?#30001;CLK定义点经时钟分配网络至FF2、FF4的时钟?#23435;?#26102;钟通路延时。
图3为半周期路径的时序图,其中CLK_FF1为FF1的时?#26377;?#21495;,上升沿触发FF1采样;CLK_FF2为FF2的时?#26377;?#21495;,下降沿触发FF2采样。CLK_FF1、CLK_FF2均为CLK时钟域时钟,可以认为均是CLK时钟。CLK_FF1上升沿发送的数据经过半个时钟周期需要被FF2的下降沿采样,即图1所示路径的时钟半周期为CLK上升沿?#26009;?#38477;沿时长。同理,CLK_FF3下降沿发送的数据经过半个时钟周期需要被FF4的上升沿采样,即图2所示路径的时钟半周期为CLK下降沿至上升沿时长。
Setup检查是数字电路必须满足的时序收敛条件,这样电路才可稳定的运行。半周期路径Setup余量计算方法是setup余量=半周期时间+时钟路径延时-数据路径延时-FF的setup稳定时间-Jitter。通过时序分析工具计算,setup余量为正?#24403;?#26126;setup时序收敛,否则表明此路径setup时序存在违反。其中FF的setup稳定时间、Jitter取决于工艺参数,数据路径延时、时序路径延?#27604;?#20915;于物理版图实现。所以若采用双沿触发的同步电路设计结构,即设计中存在图1、图2所示的半周期路径,时钟上升沿?#26009;?#38477;沿半周期或下降沿至上升沿半周期时长变短分别会不利于图1、图2的setup时序收敛。由于时钟频率固定,所以设计上应保证时钟占空比尽?#38752;?#36817;50%则时钟上升沿?#26009;?#38477;沿、下降沿至上升沿的半周期路径setup检查才越容易被同时满足。
触发器时钟占空比计算方法是FF占空比=晶振占空比±时钟网络导致的占空比变化。晶振占空比取决于IP工艺参数,设计上只能将时钟网络导致的占空比变化?#26723;?#21040;最小,这样才能保证半周期路径的时钟占空比更靠近50%。也就是说,从晶振时钟到触发器的时钟网络组合逻辑上升沿延时与下降沿延时相等,才能保证触发器时钟与晶振输出时钟占空比的一致性。
发明内容
本发明提出一种保持时钟占空比的组合逻辑电路,保证集成电路触发器时钟与时钟源输出时钟占空比尽量一致,其特征包括以下电路结构:
1)若所需逻辑在标准单元库中提供输出取反的相同逻辑单元,则保持时钟占空比的组合逻辑电路由2个相同驱动能力的此组合逻辑单元构成,2个逻辑单元相互串联,整个电路的输入连接至前级逻辑单元的输入,前级逻辑单元的输出连接至后级逻辑单元的一个输入,后级逻辑单元的其他输入接固定电平,固定电平的取值应保证整个电路的逻辑功能与所需逻辑的一致性,如图5所示。
2)若所需逻辑在标准单元库中未提供输出取反的相同逻辑单元,仅提供与所需逻辑一致的逻辑单元,则保持时钟占空比的组合逻辑电路由2个相同驱动能力的此组合逻辑单元及2个相同驱动能力的反相器构成,2个相同驱动能力的组合逻辑单元及2个相同驱动能力的反相器采用串联的连接方法,整个电路的输入连接至前级逻辑单元的输入,将前级逻辑单元的输出连接前级反相器的输入,再将前级反相器的输出连接至后级逻辑单元的一个输入,后级逻辑单元的输出连接至后级反相器的输入,后级反相器的输出作为整个电路的输出信号,后级逻辑单元的其他输入接固定电平,固定电平的取值应保证整个电路的逻辑功能与所需逻辑的一致性,如图6所示。
采用双沿触发,并对时?#26377;?#21495;占空比要求较高的同步电路,时钟路径采用图5、图6所示的电路结构,输出时钟占空比可保证与时钟源占空比的一致性。
附图说明
图1时钟上升沿?#26009;?#38477;沿半周期路径Setup检查电路图
图2时钟下降沿至上升沿半周期路径Setup检查电路图
图3半周期路径Setup检查时序图
图4触发器时钟路径示意图
图5保持占空比的二输入逻辑实?#32440;?#26500;(标准单元库提供取反逻辑)
图6保持占空比的二输入逻辑实?#32440;?#26500;(标准单元库未提供取反逻辑)
图7保持占空比逻辑时序图
图8保持占空比的二输入时钟与门
图9保持占空比的二输入或门
图10保持占空比的二输入时钟选择器
图11保持占空比的四输入或门
具体实施方式
由于工艺库中组合逻辑器件上升沿、下降沿延时并不对称,导致时?#26377;?#21495;经过图4所示的时钟网络组合逻辑器件后上升沿延时与下降沿延时不相等,会导致触发时钟占空比变差,这样就会不利于半周期路径setup时序收敛。
如所需逻辑在标准单元库中提供输出取反的相同逻辑单元,则保持占空比逻辑实?#32440;?#26500;如图5所示。图5表示两个相同输出取反逻辑串联,如图8、图9,实现保持占空比的与、或逻辑,则将?#36739;?#21516;驱动能力的与非门、或非门串联。其保持占空比的原理如图7所示,输入时钟经前级逻辑后上升沿延时、下降沿延时分别为TRD、TTD。由于输出取反,所以经后级逻辑后对于输入时钟的上升沿、下降沿延?#26412;?#20026;TRD+TTD。后级逻辑与前级逻辑为相同驱动能力的器件,对于同一工艺相同驱动能力的器件上升沿延时、下降沿延时相同。这样通过使得经过保持占空比电路的上升沿延时、下降沿延时相等,保证了输出时钟占空比与输入时钟占空比的一致性。
如所需逻辑在标准单元库中未提供输出取反的相同逻辑单元,仅提供与所需逻辑一致的逻辑单元,则保持占空比逻辑实?#32440;?#26500;如图6所示,需比图5电路结构多2个反相器,保证前级逻辑经反相后再经过后级逻辑。其保持占空比原理与图5相同,通过使得经过保持占空比电路的上升沿延时、下降沿延时同为TRD+TTD+TRD_INV+TTD_INV,从而保证了输出时钟占空比与输入时钟占空比的一致性。图10、图11为二输入选择器、四输入或门实现示例,图10实现电路结构CLKMUX2完成时钟源选择的功能,选择信号即sel,将需保持占空比时钟连接至B端,经第一级MUX2二输入选择器后由反相器将时钟反向,再经过第二级MUX2,这样使得B至Y通路的上升沿延时与下降沿延时保持一致。图11实现电路结构CLKOR4完成四输入或逻辑功能,将需保持占空比时钟连接至输入端,经第一级OR4四输入或门后由反相器将时钟反向,再经过第二级OR4,这样使得输入至Y通路的上升沿延时与下降沿延时保持一致。
本发明意在保持经时钟网络组合逻辑之后的时钟占空比,经图5、图6所示时钟路径组 合逻辑电路,保证输出的时钟占空比与输入时钟占空比保持一致,进而保证使用输出时钟的时序电路setup时序更?#36164;?#25947;。
通过本发明公开的一种保持占空比的组合逻辑电路实?#32440;?#26500;,使时钟电路占空比更加接近输入值,有效解决了双沿触发的同步电路的setup时序收敛问题。

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