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基于三根物理互连线的集成电路片上通讯方法及装置.pdf

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基于 物理 互连 集成电路 通讯 方法 装置
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摘要
申请专利号:

CN201410148015.2

申请日:

2014.04.14

公开号:

CN103914427A

公开日:

2014.07.09

当前法律状态:

授权

有效性:

有权

法?#19978;?#24773;: 授权|||实质审查的生效IPC(主分类):G06F 13/40申请日:20140414|||公开
IPC分类号: G06F13/40 主分类号: G06F13/40
申请人: 中国人民解放军国防科学技术大学
发明人: 张明; 郭御风; 邓宇; 龚锐; 石伟; 任巨; 马爱永; 高正坤; 窦强
地址: 410073 湖南省长沙市砚瓦池正街47号中国人民解放军国防科学技术大学计算机学院
优?#28909;ǎ?/td>
专利代理机构: 湖南兆弘专利事务所 43008 代理人: ?#38498;?谭武艺
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法律状态
申请(专利)号:

CN201410148015.2

授权公告号:

||||||

法律状态公告日:

2016.08.31|||2014.08.06|||2014.07.09

法律状态类?#20572;?/td>

授权|||实质审查的生效|||公开

摘要

本发明公开了一种基于三根物理互连线的集成电路片上通讯方法,方法包括:预先将主设备通过时钟线、数据线与从设备相连,将各个从设备的应答线通过与逻辑逐级级连后最终与主设备的应答接口相连;当主设备向从设备发送报文时将报文分割为起始位、报文头、地址、数据体、结束位五种微包,主设备和从设备之间依?#26410;?#36882;起始位、报文头、地址、数据体、结束位五种微包,在传递过程中从设备通过时钟线和数据线接收来自主设备由多个微包构成的报文,从设备通过应答线向主设备发送接收应答和读报文的返回数据,通过数据线接收主设备发出的写报文的写数据。本发明具有互连线少、?#21152;糜布?#36164;源少、支持灵活的从设备电源关断策略的优点。

权利要求书

权利要求书
1.  一种基于三根物理互连线的集成电路片上通讯方法,其特征在于实施?#34903;?#22914;下:
1)预先将主设备的时钟输出接口通过一根时钟线分别与各个从设备相连,将主设备的数据接口通过一根数据线分别与各个从设备相连,将各个从设备的应答线依次通过与逻辑逐级级连后最终与主设备的应答接口相连;当主设备向从设备发送报文时将报文分割为由起始位、报文头、地址、数据体、结束位组成的五种微包,在微包的传递过程中各个从设备均通过主设备的时钟线与主设备进行同步,各个从设备交换数据和应答的时机完全由主设备发出的时钟决定;主设备通过时钟线、数据线向所有从设备广播报文的起始位微包,所有从设备收到起始位微包后立即进入报文接收状态;
2)主设备通过时钟线、数据线向所有从设备广播报文的报文头微包,各个从设备接收到报文头微包后通过应答线依?#26410;?#36882;接收成功信号,主设备在应答接口的逻辑为1后进入准备传递地址微包状态;同时,各个从设备则分别判断报文头中携带的设备编号是否与自己的设备编号一致,若不一?#30053;?#20572;止接收后续所有微包并将应答线的输出固定为1,否则若一致,则该从设备为目标从设备,跳转执行下一步;
3)主设备通过时钟线、数据线向所有从设备广播报文的地址微包,主设备每传递完一个?#32440;?#30340;地址微包后,目标从设备通过应答线传递一次逻辑为1的接收成功信号,主设备在应答接口的逻辑为1后判断地址微包的内容是否传递完毕,如果尚未传递完毕则继续传递下一个?#32440;冢?#21542;则跳转执行下一步;
4)主设备和目标从设备分别判断发送报文的类?#20572;?#22914;果主设备向从设备发送报文是读报文,则目标从设备将读报文的返回数据作为数据体微包并划分为多个?#32440;冢?#20381;次将所述数据体微包的多个?#32440;?#36890;过应答线传递?#34903;?#35774;备,主设备每收到一个?#32440;?#21017;通过数据线向目标从设备发送1位逻辑为1的接收确认,目标从设备在收到1位逻辑为1的接收确认后判断数据体微包的内容传递是否完毕,如果尚未传递完毕则继续传递下一个?#32440;冢?#21542;则跳转执行下一步;如果主设备向从设备发送报文是写报文,则主设备将写报文的写数据作为数据体微包并划分为多个?#32440;冢?#20381;次将数据体微包的多个?#32440;?#36890;过数据线发?#36879;?#30446;标从设备,目标从设备每收到一个?#32440;?#21017;通过应答线向主设备发送1位逻辑为1的接收确认,主设备在应答接口的逻辑为1后判断数据体微包的内容是否传递完毕,如果尚未传递完毕则继续传递下一个?#32440;冢?#21542;则跳转执行下一步;
5)主设备通过时钟线、数据线向所有从设备广播报文的结束位微包,报文传输完毕。

2.  根据权利要求1所述的基于三根物理互连线的集成电路片上通讯方法,其特征在于:所述起始位微包、结束位微包仅包含一位信息;所述报文头微包包括7位设备编号、1位?#21015;?#26631;识和1位应答;所述地址微包中有效地址的总长度如式(1)所示,且所述地址微包中每 一个?#32440;?#30340;有效地址附带有1位应答;

式(1)中,Num_of_Bytes表示地址微包中有效地址的总长度,Space_Size_in_Bytes表示目标从设备的地址空间大小,为取上整数运算符。

3.  根据权利要求1或2所述的基于三根物理互连线的集成电路片上通讯方法,其特征在于:所述?#34903;?)中主设备通过时钟线、数据线向所有从设备广播报文的起始位微包具体是指在时钟线输出高电平期间,将数据线输出从低电平变化到高电平;所述?#34903;?)中主设备通过时钟线、数据线向所有从设备广播报文的结束位微包具体是指在时钟线输出高电平的期间,将数据线输出从高电平变化到低电平;所述主设备通过时钟线、数据线向所有从设备广播报文的报文头微包、或地址微包、或数据体微包时,所述数据线的电平在时钟线输出高电平期间保持不变,仅仅在时钟线输出低电平期间通过切换输出电平来实?#21046;?#36890;数据位传输;所述从设备通过时钟线、应答线向主设备发送数据体微包时,所述应答线的电平在时钟线输出高电平期间保持不变,仅仅在时钟线输出低电平期间通过切换输出电平来实?#21046;?#36890;数据位传输。

说明书

说明书基于三根物理互连线的集成电路片上通讯方法及装置
技术领域
本发明涉及集成电路SOC芯片的片上通信领域,具体涉及基于三根物理互连线的集成电路片上通讯方法及装置。
背景技术
SOC芯片设计已经成为目前芯片设计领域的主流,特别是在?#24230;?#24335;移动通信领域。一般地,SOC芯片上集成着众多的部件,例如SDRAM控制器、USB、PCIE、SATA、UART、SPI、SIM卡控制器等多种功能部件,往往达到几十种之多。为?#31169;?#20247;多的功能部件连接在一起,人们?#33455;?#20102;多种SOC片上总线结构,如AMBA、CoreConnect等,这些总线均属于同步总线类?#20572;?#20855;有高带宽、低延迟的优点,但是要求总线上的设备属于同一个时钟域或者进行跨时钟转换,而且这类总线要求的互连线较多,?#21152;?#20102;大量的?#24067;?#36164;源。然而在集成电路中,有些部件并不需要高速的访问接口,它们更关心资源?#21152;寐省?#21151;耗以及物理设计的?#36164;迪中浴?#20363;如在前述的USB、PCIE等IP部件中,都有一定数量的控制和状态寄存器,这些寄存器通常需要?#20302;?#21021;始化或实时观察,目前为了访问它们,IP部件往往需要设计独立于数据通路之外的控制接口。另外有一些慢速设备如UART、I2C等,其主要功能就表现为一组寄存器,需要执行?#21015;?#35775;?#30465;?#35775;问上述两类寄存器,一般不需要很高的?#21015;?#36895;度,如果为访问此类寄存器而为每个部件设立单独的通信线或使用高速连接总线(如AXI总线、PLB总线等),则需要使用大量的互连线,并且由于各IP具有独立的时钟,还需要为此配置跨时钟转换模块,这势必会?#29616;?#28010;费芯片面积和布线通道资源,增加了物理设计?#35759;?#21644;芯片功耗。
为了解决上述IP部件内的寄存器类访?#24066;?#27714;,IBM公司提出了一?#32622;?#20026;DCR的总线结构。DCR总线采用异步握手通讯技术,主从式结构,能够实?#31181;?#35774;备访问不同时钟域内的从设备,同时支持从设备级联。如图1所示,现有技术的菊花链式DCR总线中包括一个主设备和多个从设备,多个从设备之间级联连接(图中为了说明方便仅绘制了从设备1、从设备2、从设备3共3个从设备,从设备1、从设备2、从设备3之间级联连接),该总线的优点是支持从设备间级联连接,为扩展设备接口提供了方便。但是,由于当多个从设备进行级联时,必须分别布置主设备与各个从设备的地址总线和数据总线结构,互连线数目较多,因此随着从设备数量的增加必然导致物理实现时占据大量的布线资源,增加了物理实现时的时序约束?#35759;取?#32780;且,DCR总线结构不能支持电源关断等低功耗技术,一旦级联结点中的某个结点断电,针对其后续结点的访问将全部无法进行。
综上所述,菊花链式DCR总线存在下述问题:(1)DCR总线的地址、数据、控制等信 号?#21152;?#26377;单独的物理连接线,导致整个DCR总线的物理连线较多,占据大量布线资源,增加了芯片面积。而且各组互连线间存在时序关系,物理设计中必须?#28304;私?#34892;约束,导?#30053;?#21152;了物理设计的?#35759;群透?#26434;度;(2)DCR总线的从设备链上,某个从设备断电将导致其后续所有从设备都无法访问,因此不支持灵活的设备断电等低功耗管理技术。
发明内容
本发明要解决的技术问题是提供一种主从设备间通信互连线数量少、支持不同时钟域内设备寄存器?#21015;础?#25903;持灵活的电源关断策略、以较少的?#24067;?#36164;源和物理实现代价实?#32456;?#23545;SOC芯片内各类IP设备的控制和状态寄存器的统一控制的基于三根物理互连线的集成电路片上通讯方法。
为了解决上述技术问题,本发明采用的技术方案为:
一种基于三根物理互连线的集成电路片上通讯方法,其实施?#34903;?#22914;下:
1)预先将主设备的时钟输出接口通过一根时钟线分别与各个从设备相连,将主设备的数据接口通过一根数据线分别与各个从设备相连,将各个从设备的应答线依次通过与逻辑逐级级连后最终与主设备的应答接口相连;当主设备向从设备发送报文时将报文分割为由起始位、报文头、地址、数据体、结束位组成的五种微包,在微包的传递过程中各个从设备均通过主设备的时钟线与主设备进行同步,各个从设备交换数据和应答的时机完全由主设备发出的时钟决定;主设备通过时钟线、数据线向所有从设备广播报文的起始位微包,所有从设备收到起始位微包后立即进入报文接收状态;
2)主设备通过时钟线、数据线向所有从设备广播报文的报文头微包,各个从设备接收到报文头微包后通过应答线依?#26410;?#36882;接收成功信号,主设备在应答接口的逻辑为1后进入准备传递地址微包状态;同时,各个从设备则分别判断报文头中携带的设备编号是否与自己的设备编号一致,若不一?#30053;?#20572;止接收后续所有微包并将应答线的输出固定为1,否则若一致,则该从设备为目标从设备,跳转执行下一步;
3)主设备通过时钟线、数据线向所有从设备广播报文的地址微包,主设备每传递完一个?#32440;?#30340;地址微包后,目标从设备通过应答线传递一次逻辑为1的接收成功信号,主设备在应答接口的逻辑为1后判断地址微包的内容是否传递完毕,如果尚未传递完毕则继续传递下一个?#32440;冢?#21542;则跳转执行下一步;
4)主设备和目标从设备分别判断发送报文的类?#20572;?#22914;果主设备向从设备发送报文是读报文,则目标从设备将读报文的返回数据作为数据体微包并划分为多个?#32440;冢?#20381;次将所述数据体微包的多个?#32440;?#36890;过应答线传递?#34903;?#35774;备,主设备每收到一个?#32440;?#21017;通过数据线向目标从设备发送1位逻辑为1的接收确认,目标从设备在收到1位逻辑为1的接收确认后判断数据 体微包的内容传递是否完毕,如果尚未传递完毕则继续传递下一个?#32440;冢?#21542;则跳转执行下一步;如果主设备向从设备发送报文是写报文,则主设备将写报文的写数据作为数据体微包并划分为多个?#32440;冢?#20381;次将数据体微包的多个?#32440;?#36890;过数据线发?#36879;?#30446;标从设备,目标从设备每收到一个?#32440;?#21017;通过应答线向主设备发送1位逻辑为1的接收确认,主设备在应答接口的逻辑为1后判断数据体微包的内容是否传递完毕,如果尚未传递完毕则继续传递下一个?#32440;冢?#21542;则跳转执行下一步;
5)主设备通过时钟线、数据线向所有从设备广播报文的结束位微包,报文传输完毕。
作为本发明基于三根物理互连线的集成电路片上通讯方法的进一步改进:
所述起始位微包、结束位微包仅包含一位信息;所述报文头微包包括7位设备编号、1位?#21015;?#26631;识和1位应答;所述地址微包中有效地址的总长度如式(1)所示,且所述地址微包中每一个?#32440;?#30340;有效地址附带有1位应答;

式(1)中,Num_of_Bytes表示地址微包中有效地址的总长度,Space_Size_in_Bytes表示目标从设备的地址空间大小,为取上整数运算符。
所述?#34903;?)中主设备通过时钟线、数据线向所有从设备广播报文的起始位微包具体是指在时钟线输出高电平期间,将数据线输出从低电平变化到高电平;所述?#34903;?)中主设备通过时钟线、数据线向所有从设备广播报文的结束位微包具体是指在时钟线输出高电平的期间,将数据线输出从高电平变化到低电平;所述主设备通过时钟线、数据线向所有从设备广播报文的报文头微包、或地址微包、或数据体微包时,所述数据线的电平在时钟线输出高电平期间保持不变,仅仅在时钟线输出低电平期间通过切换输出电平来实?#21046;?#36890;数据位传输;所述从设备通过时钟线、应答线向主设备发送数据体微包时,所述应答线的电平在时钟线输出高电平期间保持不变,仅仅在时钟线输出低电平期间通过切换输出电平来实?#21046;?#36890;数据位传输。
本发明基于三根物理互连线的集成电路片上通讯方法具有下述优点:
1、本发明预先将主设备的时钟输出接口通过一根时钟线分别与各个从设备相连,将主设备的数据接口通过一根数据线分别与各个从设备相连,将各个从设备的应答线依次通过与逻辑逐级级连后最终与主设备的应答接口相连,从而将主从设备之间通过三根物理互连线相连形成针对SOC芯片内各类IP设备的控制和状态寄存器以及低速设备的通讯总线结构,在时钟线提供时钟的基础上通过数据线和应答线实现了串行化数据传输,实现?#31169;?#20027;、从设备之间寄存器?#21015;?#35775;?#26102;?#25991;的内容串行化,减少了主、从设备之间传递报文时所需的互连线宽度,进而有效减少了整个芯片内的长信号线数目,既减少了对有限的全局布线资源的?#21152;茫纸?低了物理实现?#35759;齲?#20855;有主从设备间通信互连线数量少、减少了对有限的全局布线资源的?#21152;糜纸档?#20102;物理实现?#35759;取?#25903;持不同时钟域内设备寄存器?#21015;础?#25903;持灵活的电源关断策略,能够以较少的?#24067;?#36164;源和物理实现代价实?#32456;?#23545;SOC芯片内各类IP设备的控制和状态寄存器的统一控制的优点。
2、本发明将主设备的时钟输出接口通过一根时钟线分别与各个从设备相连,将主设备的数据接口通过一根数据线分别与各个从设备相连,将各个从设备的应答线依次通过与逻辑逐级级连后最终与主设备的应答接口相连,并且各个从设备的应答线组成应答链的与逻辑放在从设备外部实现,从而能够使得与逻辑与从设备处于不同的电源域,因而避免了因从设备断电而导致应答链断开的缺点,便于支持SOC芯片灵活的低功耗设计。
3、本发明将主设备的时钟输出接口通过一根时钟线分别与各个从设备相连,通过主设备提供的时钟线来控制与从设备之间数据传输,从而使得数据线/应答线与时钟线变化边沿的时间间隔可由主设备内的配置信息决定,实现了灵活、宽泛的物理实现容忍度,消除了对物理实现的限制。
附图说明
图1为现有技术片上的菊花链式DCR总线结构示意图。
图2为本发明实施例方法的基本流程示意图。
图3为本发明实施例中主从设备之间的连接结构示意图。
图4为本发明实施例中的报文格式示意图。
图5为本发明实施例中传输读报文的时序示意图。
图6为本发明实施例中传输写报文的时序示意图。
图7为本发明实施例中传输起始位、结束位和普通数据位的时序示意图。
具体实施方式
如图2所示,本实施例基于三根物理互连线的集成电路片上通讯方法的实施?#34903;?#22914;下:
1)预先将主设备的时钟输出接口通过一根时钟线分别与各个从设备相连,将主设备的数据接口通过一根数据线分别与各个从设备相连,将各个从设备的应答线依次通过与逻辑逐级级连后最终与主设备的应答接口相连;当主设备向从设备发送报文时将报文分割为由起始位、报文头、地址、数据体、结束位组成的五种微包,在微包的传递过程中各个从设备均通过主设备的时钟线与主设备进行同步,各个从设备交换数据和应答的时机完全由主设备发出的时钟决定;主设备通过时钟线、数据线向所有从设备广播报文的起始位微包,所有从设备收到起始位微包后立即进入报文接收状态。
如图3所示,应用本实施例的集成电路通讯结构由一个主设备和从设备1~从设备N共 N个从设备构成,将主设备的时钟输出接口通过一根时钟线SCLK分别与各个从设备相连,将主设备的数据接口通过一根数据线SDATA分别与各个从设备相连,将从设备1~从设备N的应答线SACKx(SACK1~SACKn)依次通过与逻辑逐级级连形成从设备应答链,位于从设备应答链链头从设备的SACK1与上一级从设备的SACK2一起通过与逻辑后与主设备的应答接口相连;从设备应答链?#27425;?#20174;设备的SACKn与逻辑1一起通过与逻辑后与下一级从设备的SACKn-1一起输入对应的与逻辑;从设备应答链将各级从设备SACKx的输出信号进行逐级与逻辑运算,最终得到应答信号SACK输入至主设备的应答接口。时钟线SCLK和数据线SDATA的输出信号均由主设备发出,直接连接到每一个从设备的对应接口,应答信号SACK由当前从设备的应答信号和后续从设备的应答信号通过与逻辑形成,各级应答信号按此规律依次级联,直至主设备的应答接口。时钟线SCLK的变化时刻与数据线SDATA、应答线SACK的变化时刻间的时序间隔可由主设备内的配置信息决定,从而实?#32440;?#22823;的可调整范围,放宽了对物理实现的限制。主从设备间按照本发明规定的报文格式进行数据交互。
如图4所示,本实施例中主设备和所有从设备具有统一的报文格式,报文格?#25509;?#36215;始位、报文头、地址、数据体、结束位这五种微包构成。其中,起始位微包、结束位微包仅包含一位信息。报文头微包包括7位设备编号、1位?#21015;?#26631;识和1位应答(Ack);7位设备编号决定了本实施例的一条总线上最多挂载128个从设备;1位的?#21015;?#26631;识决定了只有读报文和写报文?#34903;?#25253;文类?#20572;?#19988;为逻辑1时表示读报文,为逻辑0时表示写报文;地址微包中有效地址的总长度如式(1)所示,且地址微包中每一个?#32440;?#30340;有效地址附带有1位应答;数据体微包包含的?#32440;?#25968;目由主设备决定,即目标从设备要不断地返回(或接收)从地址微包指定地址开?#21450;醋纸?#36882;增的寄存器读出内容(或写入数据),直到接收?#34903;?#35774;备发出的结束位。

式(1)中,Num_of_Bytes表示地址微包中有效地址的总长度,Space_Size_in_Bytes表示目标从设备的地址空间大小,为取上整数运算符。因此,地址微包长度由目标从设备内部地址大小决定,并且总是整数个?#32440;凇?#22914;访?#25910;?#26377;32KB地址空间的从设备,地址微包包含?#32440;冢?#21516;时每?#32440;?#30340;地址微包也附带1位的应答。
2)主设备通过时钟线SCLK、数据线SDATA向所有从设备广播报文的报文头微包,各个从设备接收到报文头微包后通过应答线SACKx依?#26410;?#36882;接收成功信号,主设备在应答接口的逻辑为1(SACKx逐级与逻辑运算得到的应答信号SACK为1)后进入准备传递地址微包状态;同时,各个从设备则分别判断报文头中携带的设备编号是否与自己的设备编号一致,若不一?#30053;?#20572;止接收后续所有微包并将应答线的输出固定为1,否则若一致,则该从设备为目标从设备,跳转执行?#34903;?)。
3)主设备通过时钟线SCLK、数据线SDATA向所有从设备广播报文的地址微包,主设备每传递完一个?#32440;?#30340;地址微包后,目标从设备通过应答线传递一次逻辑为1的接收成功信号,主设备在应答接口的逻辑为1后判断地址微包的内容是否传递完毕,如果尚未传递完毕则继续传递下一个?#32440;冢?#21542;则跳转执行?#34903;?)。
本实施例中,地址微包由1个以上的?#32440;?#26500;成,具体包含几个?#32440;?#30001;目标从设备的地址空间大小决定,且主设备传递地址微包是以一个?#32440;冢?位)为单位的。
4)主设备和目标从设备分别判断发送报文的类?#20572;?#22914;果主设备向从设备发送报文是读报文,则目标从设备将读报文的返回数据作为数据体微包并划分为多个?#32440;冢?#20381;次将数据体微包的多个?#32440;?#36890;过时钟线、应答线传递?#34903;?#35774;备,主设备每收到一个?#32440;?#21017;通过时钟线、数据线向目标从设备发送1位逻辑为1的接收确认,目标从设备在收到1位逻辑为1的接收确认后判断数据体微包的内容传递是否完毕,如果尚未传递完毕则继续传递下一个?#32440;冢?#21542;则跳转执行?#34903;?);如果主设备向从设备发送报文是写报文,则主设备将写报文的写数据作为数据体微包并划分为多个?#32440;冢?#20381;次将数据体微包的多个?#32440;?#36890;过时钟线、数据线发?#36879;?#30446;标从设备,目标从设备每收到一个?#32440;?#21017;通过应答线向主设备发送1位逻辑为1的接收确认,主设备在应答接口的逻辑为1后判断数据体微包的内容是否传递完毕,如果尚未传递完毕则继续传递下一个?#32440;冢?#21542;则跳转执行?#34903;?)。
参见上文可知,本实施例传递数据体微包时,如果是读报文,则数据体微包由目标从设备通过应答线SACKx逐级传递?#34903;?#35774;备,主设备?#28304;?#35774;备的接收确认则由SDATA线传递;如果是写报文,数据体微包则通过SDATA线由主设备传递到从设备,从设备对主设备的接收确认则由应答线SACKx传递。数据体微包?#25442;?#20998;为多个?#32440;冢?#27599;?#32440;?#30340;传递?#21450;?#38543;着1位应答,发送方在收到应答后才能发送下一个?#32440;凇?
如图5所示,主设备发送读报文到从设备的详细?#34903;?#22914;下:①主设备通过时钟线SCLK和数据线SDATA发出起始位,所有从设备接收到起始位后进入准备接收报文状态,而不论先前处于何种状态。②主设备通过时钟线SCLK和数据线SDATA发出报文头,所有从设备接收后置应答线SACKx为逻辑1,表示已经成功接收报文头,同时判断设备编码是否与自己的编码一致,若不一?#30053;?#23558;应答接口置逻辑1并抛弃后续接收到的所有普通数据位;若一?#30053;?#30830;定自己是目标设备,继续后续流程。由于从设备应答链使用的是与逻辑,因此只要一个从设备未将其应答线SACKx置逻辑1,则主设备收到的SACK必然为逻辑0。主设备等待SACK为逻辑1(即所有从设备?#23478;?#24212;答)后才能进入地址微包发送状态。③主设备通过时钟线SCLK和数据线SDATA发出地址微包,图中以2?#32440;?#20026;例,将访问地址传递到目标从设备,?#23458;?#25104;一个?#32440;?#30340;传递,主设备都等待目标从设备给出的应答(目标从设备将应答线SACKx 置1),但不关心在?#32440;?#20256;递期间SACK的值。④进入数据体微包阶段,主设备时钟线SCLK发出时?#26377;?#21495;,目标从设备则从应答线SACKx返回数据体?#32440;?#25968;据,?#23458;?#25104;一个?#32440;?#30340;传递后,主设备置SDATA为逻辑1,目标从设备检测到SDATA为1的信息后才能正常传递后续?#32440;凇?#20027;设备在收到所需数目的?#32440;?#25968;据后(图中以2?#32440;?#20026;例),发出结束位,完成本次读报文。此读报文针对的从设备地址空间不超过256?#32440;冢?#22240;此地址微包仅?#21152;?个?#32440;凇?#35835;出的数据传递了两个?#32440;?#21518;,主设备发出结束位,结束了该读报文。图5中以网格标识的位表示协议不关心,可为?#25105;?#20540;。如图6所示,主设备发送写报文到从设备的详细?#34903;?#19982;上述读报文基本类似,只是在数据体微包传输阶段,数据是通过数据线SDATA传递,而应答线SACKx则作为传输应答信号用,在此不再赘述。此写报文针对的从设备地址空间不超过256?#32440;冢?#22240;此地址微包仅?#21152;?个?#32440;凇?#20889;入的数据传递了两个?#32440;?#21518;,主设备发出结束位,结束了该写报文。图6中以网格标识的位表示协议不关心,可为?#25105;?#20540;。
5)主设备通过时钟线、数据线向所有从设备广播报文的结束位微包,报文传输完毕。
本实施例中,对起始位、结束位和普通数据位(报文头、地址、数据体微包中的位)的时序形态进行了规定。如图7(a)所示,本实施例?#34903;?)中主设备通过时钟线SCLK、数据线SDATA向所有从设备广播报文的起始位微包具体是指在时钟线SCLK输出高电平期间,将数据线SDATA输出从低电平变化到高电平;如图7(b)所示,本实施例?#34903;?)中主设备通过时钟线SCLK、数据线SDATA向所有从设备广播报文的结束位微包具体是指在时钟线SCLK输出高电平的期间,将数据线SDATA输出从高电平变化到低电平;如图7(c)所示,本实施例主设备通过时钟线SCLK、数据线SDATA向所有从设备广播报文的报文头微包、或地址微包、或数据体微包时,数据线的电平在时钟线输出高电平期间保持不变,仅仅在时钟线输出低电平期间通过切换输出电平来实?#21046;?#36890;数据位传输;从设备通过时钟线、应答线向主设备发送数据体微包时,应答线的电平在时钟线输出高电平期间保持不变,仅仅在时钟线输出低电平期间通过切换输出电平来实?#21046;?#36890;数据位传输。综上,本实施例的起始位和结束位中要求数据线SDATA的输出信号在时钟线SCLK输出为高电平期间变化,SDATA从低电平变化到高电平则表示为起始位,从高电平变化到低电平则表示为结束位;普通数据位(报文头、地址、数据体微包中的位)则要求数据线SDATA/从设备应答链输出应答信号SACK在时钟线SCLK输出为低电平期间变化,在时钟线SCLK输出高电平期间必须保持不变。数据线SDATA/应答信号变化时刻与时钟线SCLK输出的上升沿、下降沿的间隔时间(T1、T2、T4、T5)以及时钟线SCLK输出的高电平时间(T3)均由主设备配置决定,且可根据需要进?#26800;?#25972;。
综上所述,本实施例包括一个主设备和多个从设备,主设备通过时钟线SCLK和数据线 SDATA直接连接到每一个从设备,多个从设备的应答线SACK1~SACKn之间采用级联结构,依次使用与逻辑后构成应答信号SACK,且位于从设备应答链链头的从设备与主设备相连;从设备通过时钟线SCLK和数据线SDATA接收来自主设备的由微包构成的报文头、地址和写报文的数据,从设备通过应答线SACKx向主设备发送由微包构成的应答和读报文的数据;当主设备向从设备发送报文时,首先由主设备将报文分割为微包,并依次广播报文起始位、报文头、地址这三个微包;然后根据报文的?#21015;?#31867;?#20572;?#32487;续传递报文的数据体微包,如果是读报文,则数据体微包由从设备通过应答线SACKx传递?#34903;?#35774;备,如果是写报文,则数据体微包由主设备通过数据线SDATA传递到从设备,最后由主设备发出报文的结束位标识报文传递的结束。所有微包传递过程,均由时钟线SCLK进行同步,时钟线SCLK与数据线SDATA、应答线SACKx之间的时序关系可由主设备在较大的延时范围内调整,因此该装置对主从设备的工作时?#29992;?#26377;要求,各设备可以使用相互独立、异步的时钟。本实施例的报文传输采用全局时钟同步的串行通信手段,最大限度地减少了部件间通信线的数目,有利于减少芯片全局布线通道的使用,具有?#21152;糜布?#36164;源少的优点;而且全局时钟SCLK边沿与数据线SDATA和应答线SACKx间的延迟关系均可调,方便了物理实现的设计。同时本实施例支持应答数据采用主从式的点到多点的链式连接结构,即多个从设备应答以菊花链式结构串联在一起,共享同一个数据总线通道,并规定用于链结构的与逻辑需放置在从设备外部,以支持灵活的从设备电源关断策略,而?#20918;?#23454;施例能够作为一?#32622;?#21521;低速寄存器访问的基于三根物理互连线的通讯总线而广泛用于SOC集成电路芯片的片上通讯。
以上所述仅是本发明的优选实施方式,本发明的保护范围并不仅局限于上述实施例,凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理前提下的若干改进和润饰,这些改进和润?#25105;?#24212;视为本发明的保护范围。

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本文标题:基于三根物理互连线的集成电路片上通讯方法及装置.pdf
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