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使用非易失性存储器的多频闪读取来获得状态置信度数据的方法和系统.pdf

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使用 非易失性存储器 多频闪 读取 获得 状态 置信 度数 方法 系统
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摘要
申请专利号:

CN201280072022.8

申请日:

2012.03.29

公开号:

CN104205230A

公开日:

2014.12.10

当前法律状态:

授权

有效性:

有权

法?#19978;?#24773;: 授权|||实质审查的生效IPC(主分类):G11C 16/26申请日:20120329|||公开
IPC分类号: G11C16/26; G11C16/34; G11C29/42 主分类号: G11C16/26
申请人: 英特尔公司
发明人: M.高曼; K.K.帕拉特; P.卡拉瓦德; N.R.弗兰克林; M.赫尔姆
地址: 美国加利福尼亚州
优?#28909;ǎ?/td>
专利代理机构: 中国专利代理(香港)有限公司 72001 代理人: ?#26469;?#22855;;马永利
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法律状态
申请(专利)号:

CN201280072022.8

授权公告号:

||||||

法律状态公告日:

2017.03.01|||2015.01.07|||2014.12.10

法律状态类型:

授权|||实质审查的生效|||公开

摘要

一种设备可包括将从非易失性存储器检索数据的处理器电路和可在处理器电路上操作以设置读操作而通过多次感测操对存储器存储单元进行读取的多频闪读模块,其中,每个感测操作将在不同的感测条件下执行。该多频闪读模块可进一步可操作用于调度新的感测操作以在?#24065;?#20010;或多个读条件的值在预置范围内时没有字线的再充电的情况下继续所述多次感测操作中的先前感测操作。公开了并要求保护其他实施例。

权利要求书

权利要求书
1.  一种设?#31119;?#21253;括:
处理器电路,用?#28304;?#38750;易失性存储器检索数据;以及
多频闪读模块,可在所述处理器电路上操作以:
设置读操作以在多次感测操作内对存储器存储单元进行读取,每个感测操作是在不同感测条件下执行的;以及
调度新的感测操作以在?#24065;?#20010;或多个读条件的值在预置范围内时没有字线的再充电的情况下继续所述多次感测操作中的先前感测操作。

2.  权利要求1的设?#31119;?#25152;述多频闪读模块可操作用于基于通过执行多次读操作而读取的数据的错误率而选择性地调整将用来从所述存储器读取数据的一个或多个读参数,所述一个或多个读参数包括非易失性存储器的位线放电路径的状态,将对非易失性存储器的存储器存储单元进行读取的字线的字线电压水平以及位线的预充电水平。

3.  权利要求1至2中?#25105;?#39033;所述的设?#31119;?#25152;述多频闪读模块可在处理器电路上操作以:
发送所述多次感测操作的结果以便存储为已编码状态置信度数据;以及
只?#24615;?#25152;述多次感测操作完成之后调度存储已编码状态置信度数据以发送到外部设备。

4.  权利要求1至3中?#25105;?#39033;所述的设?#31119;?#25152;述多频闪读模块可在处理器电路上操作以在连续感测操作之间的字线斜坡的持续时间超过第一阈值时禁用位线放电路径。

5.  权利要求1至4中?#25105;?#39033;所述的设?#31119;?#25152;述多频闪读模块可在处理器电路上操作以在当验证存储器存储单元的放置时存在的字线的状态与用于后续读操作的字线的预期状态之间的差超过第二阈值时调整字线电压。

6.  权利要求1至5中?#25105;?#39033;所述的设?#31119;?#25152;述多频闪读模块可在处理器电路上操作以指引在分配给调整第一感测操作与下一感测操作之间的字线电压的时间超过第三阈值时调整位线的预充电水平并对位线进行重填。

7.  权利要求1至6中?#25105;?#39033;所述的设?#31119;?#25152;述多频闪模块可在控制器上操作以指引在位线读取和位线验证条件之间的偏移超过第四阈值时在第一感测操作和下一感测操作之间调整位线的预充电水平并对位线进行重填。

8.  权利要求1至7中?#25105;?#39033;所述的设?#31119;?#25152;述多频闪模块可在处理器电路上操作以在读操作期间的位线电压的变化超过第五阈值时调整将在感测操作的感测脉冲期间使用的基准电压的值以及感测脉冲的持续时间中的一个或多个。

9.  权利要求1至8中?#25105;?#39033;所述的设?#31119;?#25152;述多频闪模块可在处理器电路上操作以在读操作期间的字线电压的变化超过第六阈值时调整将在感测操作的感测脉冲期间使用的基准电压的值以及感测脉冲的持续时间中的一个或多个。

10.  权利要求1至9中?#25105;?#39033;所述的设?#31119;?#21253;括用以呈现从非易失性存储器读取的数据的结果的数字显示器。

11.  一种计算机实现方法,包括:
执行多频闪读操作,其包括:
设置读操作以在多次感测操作内对非易失性存储器的存储器存储单元进行读取,每个感测操作将在不同感测条件下执行;以及
调度新的感测操作以在?#24065;?#20010;或多个读条件的值在预置范围内时没有字线的再充电的情况下继续所述多次感测操作中的先前感测操作。

12.  权利要求11的计算机实现方法,包括基于通过执行多次读操作而读取的数据的错误率而选择性地调整将用来从非易失性存储器读取数据的一个或多个读参数,所述一个或多个读参数包括非易失性存储器的位线放电路径的状态,将对非易失性存储器的存储器存储单元进行读取的字线的字线电压水平以及位线的预充电水平。

13.  权利要求11至12中?#25105;?#39033;所述的计算机实现方法,包括:
发送所述多次感测操作的结果以便存储为已编码状态置信度数据,每个感测条件包括感测电压和感测脉冲持续时间的组合;以及
只?#24615;?#25152;述多次感测操作完成之后调度存储已编码状态置信度数据以发送到外部设备。

14.  权利要求11至13中?#25105;?#39033;所述的计算机实现方法,包括在连续感测操作之间的字线斜坡的持续时间超过第一阈值时禁用位线放电路径。

15.  权利要求11至14中?#25105;?#39033;所述的计算机实现方法,包括在当验证存储器存储单元的放置时存在的字线的状态与用于后续读操作的字线的预期状态之间的差超过第二阈值时调整字线电压。

16.  权利要求11至14中?#25105;?#39033;所述的计算机实现方法,包括指引在分配给调整第一感测操作与下一感测操作之间的字线电压的时间超过第三阈值时调整位线的预充电水平并对位线进行重填。

17.  权利要求11至16中?#25105;?#39033;所述的计算机实现方法,包括指引在位线读取与位线验证条件之间的偏移超过第四阈值时在第一感测操作和下一感测操作之间调整位线的预充电水平并对位线进行重填。

18.  权利要求11至17中?#25105;?#39033;所述的计算机实现方法,包括在读操作期间的字线电压的变化超过第五阈值时调整将在感测操作的感测脉冲期间使用的基准电压的值以及感测脉冲的持续时间中的一个或多个。

19.  一种包括用于执行权利要求11至18中的?#25105;?#39033;的方法的装置的设备。

20.  至少一个机器可读介质,包括多个指令,该指令响应于在计算设备上执行而促使计算设备执行根据权利要求11至18中的?#25105;?#39033;所述的方法。

?#24471;?#20070;

?#24471;?#20070;使用非易失性存储器的多频闪读取来获得状态置信度数据的方法和系统
背景?#38469;?
随着存储器件中的存储单元尺寸缩小至较小的尺寸,数据存储的完整性受到挑战。特别地,诸如NAND闪速存储器之类的非易失性存储器件中的原始位出错率已被观察到随着减小的存储单元尺寸而增加。NAND?#38469;?#20381;赖于?#26469;?#30721;(ECC)过程来补偿在正常器件操作期间可自发地出?#25910;?#30340;位。
为了实现可容忍位出错率,通常在系统层级采用?#26469;?#24341;擎。在新生代的NAND产?#20998;?#24050;采用的最常见ECC使用所谓的BCH代码(缩写是从发明人的姓名Bose、Ray-Chaudhuri和Hocquenghem导出的)。然而,BCH代码可能不能输送在其中存储单元尺寸较小的后代NAND产?#20998;?#21487;要求的?#26469;?#33021;力。
另一方面,诸如低密度奇偶校验(LDPC)之类的错误代码提供更大的能力,但是要求NAND存储器以与常规用户数据不同的方式提供数据。不同于BCH方法,LDPC代码涉及到除每个位值之外?#22266;?#20379;所谓的状态置信度数据,其是提供位的可靠性的?#20848;?#30340;数据。LDPC相比于BCH能够提供显著地修正能力增益,因为解码器能够确定哪些位更有可能翻转且可以在其修正算法中使用此信息。然而,缺少用于在不过度地影响性能的情况下从存储器生成状态置信度数据的高效方法。
相应地,可能需要改善的?#38469;?#21644;设备以解决这些及其他问题。
附图?#24471;?
图1描述了系统实施例的框图。
图2描述了另一系统实施例的框图。
图3?#38469;?#20986;存储器性质的示例。
图4描述了示例性系统布置的操作。
图5描述了存储器性质的另一示例。
图6描述了用于读取图5的存储器的示例性系统。
图7a描述了多级存储器中数据存储的示例。
图7b描述了用于读取图7a的多级存储器的情形。
图8描述了用于读取存储器的示例性系统的操作。
图9呈现示例性第一逻辑流程。
图10呈现示例性第二逻辑流程。
图11是示例性系统实施例的图。
具体实施方式
各种实施例涉及到用以读取数据的新型系统、设备以及方法。特别地,本实施例的方法和设备可处理存储数据以确定数据错误的可能性。各种实施例针对状态置信度数据的生成和该数据的处理,使得可应用更准?#38750;?#39640;效的?#26469;懟?#29305;别地,实施例针对执行读操作的方法,其涉及到存储器的多重感测以便以高效且及时的方式生成状态置信度数据。除非另外?#24471;鰨?#26415;语“状态置信度数据”和“状态置信度信息”是可互换的,并且术语“置信?#21462;?#21644;“状态置信?#21462;?#21478;外可互换地使用。
在各种实施例中,可将要修正的数据存储在非易失性存储器阵列中,诸如NAND闪速存储器、相变存储器(PCM)、自旋存储器;具有开关的相变存储器(PCMS)、磁阻随机存取存储器(MRAM)、自旋存储器、纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)或可能期望从其提取关于存储在存储器中的信息的状态置信度数据的其他存储器。
在诸如NAND闪速存储器之类的非易失性存储器中,使用浮栅晶体管来存储电荷,其控制开启控制给定存储器存储单元的浮栅晶体管所需的阈值电压(VT)。用于给定存储器存储单元的VT水平又用来确定该存储器存储单元的逻辑状态。在NAND闪速架构中,存储器阵列被连接到字线和位线,多个晶体管被串联地连接在其中。只有当所有字线都被拉高(在晶体管的VT以上)时,位线才被拉低。为了执行读操作,大部分字线被上拉至已编程位的VT以上,而一个被上拉至刚好超过被擦掉位的VT之上。如果所选位未被编程,则该串行组将进行传导(并将位线拉低)。
随着NAND闪存的存储器尺寸增加,相邻存储单元之间的间隔减小且错误生成的可能性增加,如所述。为?#31169;?#20915;?#23435;?#39064;,各种实施例提供了读取NAND器件的改善方法,使得能够更准确地且高效地确定存储器存储单元的逻辑状态。特别地,如下面详述的,本实施例提供了用于高效地管理数据读操作的新?#32479;?#24207;,其导致对存储器存储单元执行多重感测操作,以生成可用来根据诸如LDPC之类的先进?#38469;?#32780;执行?#26469;?#30340;状态置信度信息。
在各种实施例中,可通过数据感测操作到其中感测条件将在每个感测操作之间改变的存储器存储单元的重?#20174;?#29992;来生成用于由LDPC引擎进行处理的数据。结合每个感测操作,可在该感测操作之前调整一个或多个其他读参数。在数据感测操作完成之后,可对来自多个感测操作的结果的状态置信度信息进行编码和存储以便解析到外部设?#31119;?#22312;本文中也称为“客户?#20445;?#35832;如外部控制器。
如相对于随后的图详述的,在各种实施例中,可由在每个感测操作之后感测数据并进行编码而不将数据解析到外部设备直至多重感测操作读程序的所有感测操作都执行为止的多频闪读过程来提供状态置信度数据。另外,可在感测操作之间根据需要而调整各种读参数。这可提供多个优点,除需要确定时之外,包括避免调整字线电压并对位线再充电的能力。以这种方式,可以高效的方式对每个感测操作进行循环,同时优化每个感测条件下的读操作。此多频闪读过程与串行感测程序相反,其中可生成状态置信度数据并在多个感测操作中的每一个之后向外解析到外部设备。在后一过程中,还可在每个感测操作之后调整字线电压,后面是位线和字线的充电以准备用于下一感测程序,导致用于通过多个感测操作进行循环的相对较长的持续时间。
?#36865;猓?#26412;实施例提供了一种具?#24615;?#24863;测操作之间监视并调整多个读参数中的一个或多个的灵活性的系统。此类读参数可包括位线预充电状态、感测状态、感测时间、字线电压、位线电压。在某些实施例中,系统提供了确定在存储器存储单元的多重感测过程期间是否发生位线重填和如果是这样的话应在哪些感测操作之间执行位线重填的能力。其他实施例提供了确定位线放电路径是否将保持被启用并确定在将包括状态置信度信息的数据向外解析到外部设备之前应发生多少感测操作的能力。
根据本实施例的方法提供了可被外部设备用来优化?#26469;?#24615;能的设计准则。在某些实施例中,该方法可采用多频闪读过程来在多频闪读过程期间优化一个或多个读参数,以便改善性质或使其最小化,诸如由包括?#26469;?#30340;数据读过程产生的错误率。该设计准则可提供对读参数的调整的不同组合,使得能够根据客户的需要来调整性能。
图1描述了可用来执行存储器的多频闪读取的存储器系统102的实施例。在多频闪读过程中,可通过执行存储器存储单元的多重感测操作、改变感测操作之间的感测条件、在每次感测操作之后存储已编码数据并只有当所有感测操作都完成之后才解析出已编码存储数据来执行诸如存储器存储单元之类的非易失性存储器元件的读取。存储器系统100包括处理器电路104、多频闪读模块106以及非易失性存储器108,其可包括多个存储器单元108-a至108-n,其中,整数a、b、c、d、e、f和n表示任何正整数且可表示相同或不同的整数。
可将存储器系统102耦?#31995;?#35831;求从非易失性存储器108读取数据的外部设?#31119;?#26410;示出)。如果要从非易失性存储器108读取的数据包括状态置信度信息,则多频闪读模块106可确定将对非易失性存储器108执行多频闪读过程以便将该数据连同状态置信度信息一起提供给外部设备。
特别地,多频闪读模块可管理一系列感测操作,其在用于每个感测操作的略有不同的感测条件下感测所请求数据。?#36865;猓?#22914;下面详述的,多频闪读模块106可从存储器读取提供数据和状态置信度信息以用于诸如高速缓存器之类的本地储存器中编码和存储,而不使数据/状态置信度信息被解析到外部设备直至所述一系列感测操作全?#23458;?#25104;为止。
图2呈现了包括多频闪读模块202的?#38468;?#30340;存储器系统102的实施例的框图。如所示,多频闪读模块202可包括多个部件,诸如位线放电路径模块204、感测条件调整模块206、位线预充电模块208、字线调整模块210以及字线/位线(WL/BL)充电模块212。根据本实施例,多频闪读模块202以及其部件可包括?#24067;?#36719;件或?#24067;?#21644;软件的组合。可采用每个部件来调整读条件以便执行多频闪读操作,并且特别地在多频闪读操作的每个感测操作之间调整读条件。因此,?#24065;?#20174;存储器地址读取包括状态置信度数据的数据时,多频闪读模块可采用位线放电路径模块204、感测条件调整模块206、位线预充电模块208、WL/BL充电模块212以及字线调整模块210中的一个或多个以控制读条件直至多频闪读操作的所有感测操作都完成为止。
进一步如图2中所示,存储器系统102可包括被布置成接收一系列感测操作的每个感测操作的结果并将结果编码为多位已编码输出的状态置信度(SC)编码模块214。随后可在该系列的感测操作完成之后将已编码输出解析到外部设备。
状态置信度编码模块214可进行操作以提供将由?#26469;?#30721;(ECC)引擎(未示出)处理以便执行诸如上述LPDC程序之类的ECC操作的状态置信度数据。这可能对读取高密度存储器尤其有用,其中,存储单元尺寸足够小,使得当应用于修正从此类存储器读取的数据时,错误率是显著的,导致传统代码的无效,诸如BCH。
诸如闪速NAND之类的存储器阵?#26800;?#36234;来越小的尺寸的增加的调整的一个结果是将一个逻辑状态与另一逻辑状态区别开方面的困?#36873;?#22312;闪速NAND存储器中,由用来以将逻辑“0”与逻辑“1”区别开的方式来存储电荷的浮栅晶体管来控制每个存储器存储单元。可用开启浮栅晶体管所需的阈值电压来表征存储器存储单元的逻辑状态,该浮栅晶体管又由常驻于浮栅中的电荷的量控制。在存储器阵列中,可将第一逻辑状态的存储器存储单元设置成第一标称阈值电压,同时将第二逻辑状态的存储器存储单元设置成第二标称阈值电压。在读过程期间,可将感测电压设置成对应于足以开启被设置成第一逻辑状态的存储器存储单元的浮栅晶体管而不足以开启被设置成第二逻辑状态的浮栅晶体管的阈值电压的基准电压。因此,当通过将感测电压置于基准电压处来读取一块NAND存储器时,被设置成第二逻辑状态的该块的页面中的所有存储器存储单元中的晶体管应保持截止。
然而,在典型存储器阵列中,不同的存储器存储单元表现出跨越一定范围(分布)的阈值电压的不同阈值电压。?#36865;猓?#22312;当前和未来发生闪速NAND存储器中,用于第一逻辑状态的阈值电压的分布可非故意地与用于第二逻辑状态的阈值电压的分布重叠。在此类环?#25345;校?#21487;能不可能或难以基于将感测基准电压置于两个分布的平均值之间的?#26800;?#20540;处的感测操作来确定存储器存储单元的实际逻辑状态。在这种情况下,可能期望执行给定存储器存储单元的一系列感测测量,并以能够被诸如LDPC引擎之类的ECC引擎来处理的状态置信度数据的形式来提供此类感测测量的结果,以便根据需要来适当地评定和修正数据。
存储器系统102从而促进在多频闪读过程中改变一个或多个读参数的效果,使得能够优化诸如闪速NAND存储器件之类的读性能,并且特别是能够改善数据读操作中的?#26469;懟?
图3?#38469;?#20986;根据本实施例的可被读取的非易失性存储器的存储器性质的示例。特别地,图3?#38469;?#20986;与存储器阵列的各逻辑状态“1”和“0”相关联的两个不同分布。如所示,第一感测参数分布302表示逻辑状态“1”?#19994;?#20108;感测参数分布304表示逻辑状态“0”。术语“感测参数”指的是诸如施加感测脉冲以测量存储器存储单元的逻辑状态时的感测电压或持续时间之类的参数。如显而易见的,用SP1处的峰?#24403;?#24449;的感测参数分布302与用SP0处的峰?#24403;?#24449;的感测参数分布304重叠。在其中感测参数表示阈值电压的情况下,在产生关于感测测量结果的不确定性的分布中存在充分的重叠,诸如在SPr处执行的一个,其可表示基准电压,该基准电压表示逻辑状态“1”和“0”的该特性中间的阈值电压,亦即在点SP1与SP0中间。
为?#31169;?#20915;图3中呈现的情况,可在略有不同的感测条件下执行多个感测操作,并将结果发送到外部设?#31119;?#23458;户)以用于处理。此类多个感测操作可以能够根据需要被外部设备用来修正读出数据的状态置信度信息的形式来提供信息。例如,在图3中所示的其中感测参数是要读取的存储器的存储器存储单元的阈值电压的情况下,可在跨越包括SPr的范围的不同阈值电压下执行多个感测测量,以便提供关于要读取的存储器元件的逻辑状态的状态置信度信息。通过跨越一定范围的阈值电压,来自多个感测测量的输出?#19978;?#22806;部设备提供更可靠的信息,因为该多个感测测量可跨越其中开启存储器存储单元并从而引发从一个逻辑状态到另一个的跃迁的概率改变的电压范围。例如,如果在对应于点SP2的阈值电压下执行的感测操作的结果是被感测的一个或多个存储器存储单元被开启,则能够以高度的置信度确定所感测的存储器存储单元的实际逻辑状态对应于“1”。遵循?#31169;?#35770;,因为感测参数分布304指示被设置成逻辑状态“0”的少数(如果有的话)存储器存储单元显示出低到对应于SP2的阈值电压。相应地,?#22791;?#27979;操作施加对应于SP2的电压?#22791;?#21464;状态的任何存储器存储单元必须实际上被写成逻辑状态“1”。同样地,如果在对应于点SP3的阈值电压下执行的感测操作的结果并未导致存储器存储单元开启,则能够以高度的置信度确定被感测的存储器存储单元的实际逻辑状态对应于“0”。遵循?#31169;?#35770;,因为感测参数分布302指示被设置成逻辑状态“1”的少数(如果有的话)存储器存储单元将显示出高到对应于SP3的阈值电压。相应地,?#22791;?#27979;操作施加对应于SP3的电压时不改变状态的任何存储器存储单元必须实际上被写成逻辑状态“0”。另一方面,如果在对应于SPr的阈值电压执行的感测测量导致存储器存储单元晶体管开启,则不能明确地解释结果,因为如在此区域中的感测参数分布302和304中的重叠所指示的,被设置成逻辑“1”的某些存储器存储单元和被设置成“0”的某些存储器存储单元可在经受对应于SPr的感测电压时开启。因此,可使用在SP2与SP3之间的范围内执行的一系列感测操作的结果来生成更准确地?#20174;?#34987;读取的存储器存储单元处于给定逻辑状态的概率的状态置信度信息。
为了阐明本实施例的操作,应注意的是不导致数据的多频闪读取的程序可能生成状态置信度数据。例如,为?#31169;?#27492;类状态置信度数据提供给外部设?#31119;?#21407;则上,在“串行?#22791;?#27979;过程中,可生成一位状态置信度信息并在多个感测操作的每个感测操作之后解析到外部设备。因此,例如,针对包括一组五个感测操作的数据读程序,可生成状态置信度数据的单独位并在五个不同感测循?#20998;?#35299;析成外部设备。此类读程序的每个感测循环可包括诸如对位线和字线充电、施加感测脉冲、感测正在?#33268;?#20013;的存储器存储单元的数据、生成一位状态置信度信息、将该位存储到本地高速缓存器且然后将该位传送至外部设备以用于处理之类的操作。针对每个后续感测操作,可将位线和字线再充电?#26009;?#24212;的适当水平,并在不同的感测电压下施加下一感测脉冲,导致状态置信度数据的附加位的生成等,其随后被解析到外部设备。
然而,以上串行感测程序遭受如下事实:执行感测操作的每个循?#33539;?#35201;求在要解析来自新感测操作的位之前接收到来自在第一感测操作中读取的存储器存储单元的所有位。例如,为了简单起见,可假设NAND阵列页面包含在第一感测操作中读取的1000位。为?#31169;?000位从本地高速缓存器传送至外部设?#31119;上?#32791;大量的时间,因为总线宽度可以是例如8位。?#36865;猓?#22312;每个感测操作之间对字线和/或位线充电的过程通常消耗大量的时间,如果将采用串行感测程序来提供状态置信度信息,则导致相对长的读时间。
根据本实施例,当对存储器存储单元执行多个感测操作时,在提供状态置信度信息的新型和高效收集和解析的多频闪程序和设备中解决了这些问题。现在转到图4,示出?#31169;?#20351;用多个感测程序基于存储器阵列的读取来提供状态置信度信息的多频闪装置。遵循图3的示例,可采用图4的装置来读取其中不同的逻辑状态的分布?#19978;?#31034;出阈值电压重叠的存储器阵列。在图4的装置的操作的一个示例中,多频闪读模块106可管理用于从非易失性存储器108感测的数据的读条件,其可用图3中所示的感测参数分布302和感测参数分布304来表征。在图4中所示的情形中,可对非易失性存储器108应用一组五个不同的感测操作S1、S2、S3、S4和S5,以便提供关于在数据读操作中读取的存储器地址(存储器存储单元)的状态置信度信息。在五个不同感测操作S1、S2、S3、S4和S5的每个感测操作之后,可将该感测操作的结果单独地提供给状态置信度编码模块214。此类感测数据的和被示为感测数据402。状态置信度编码模块214又可将已编码状态置信度信息404输出到数据高速缓存器406。当所有感测操作S1—S5完成时,多频闪读模块106可将已编码状态置信度输出408调度成被解析到外部设备410。
图4的多频闪数据读取装置的优点是可感测数据并在不同感测条件下编码多次,同时仅在单个时刻将不同感测条件的已编码结果解析到外部设备。这在很大程度上避免了当来自存储器的每个页面的所有位中的每一个被存储到高速缓存器并在多个感测操作中的每一个之后解析到外部设备时可导致的数据瓶颈的问题。
除上述优点之外,并且根据各种实施例,多频闪读模块106可在包含多个感测操作的多频闪读操作期间管理数据读条件,使得以更高效的方式执行多个感测操作。在某些实施例中,并且如下面详述的,数据读条件的管理可包括监视并调整不同感测操作之间的读条件,使得以减少读时间并基于多个感测操作来更准确地生成状态置信度位的方式来执行多个感测操作。
继续图4的示例,在一个实施例中,SC编码模块214可对多频闪读操作的结果进行编码,其导致五个感测操作S1—S5作为多位已编码输出。在一个示例中,可在每个感测操作之后更新多位已编码输出并在最后的感测操作之后将最后的多位已编码输出解析到外部设备。以这种方式,被解析到外部设备的多维已编码输出的尺寸与在第一感测操作之后生成的原?#23478;?#32534;码输出的尺寸相同。
根据各种实施例,多频闪读模块106可在其中执行两个或更多感测操作的多频闪读操作期间的一个或多个时机调整一个或多个读操作。这可通过监视一个或多个读条件并在连续感测操作之间适当地调整所述一个或多个读操作来实现。术语“读条件”指的是诸如字线电压、位线电压、位线放电路径的状态、字线/位线的充电状态、感测电压和感测脉冲持续时间等参数。
在一个实施例中,多频闪读模块106可确定位线放电路径在连续感测操作之间是否保持被启用。例如,在将每个在略有不同的感测条件下执行五个连续感测操作的读操作中,位线充电路径模块204可确定将在第一和第二感测操作之间的整个时间启用位线放电路径,并且随后可确定将在第二和第三感测操作之间的时间?#25991;?#31105;用位线放电路径。例如,当连续感测操作之间的时间增加时,选择性地启用/禁用位线放电路径的此能力提供增加感测操作的准确度的灵活性, 在以上示例中,在第一和第二感测操作之间,读条件可使得执?#26800;?#19968;感测操作和第二感测操作之间的时间将相对较短,使得多频闪读模块确定位线放电路径将被/仍被启用。相反,后续读条件可发展成使得第二和第三感测操作之间的时间将相对较长。例如,可能需要额外的时间以使连续第二和第三感测操作之间的字线?#38408;保?#23548;致位线放电路径模块204确定位线放电路径特征在执?#26800;?#20108;感测操作之后将被禁用且然后在准备开始第三感测操作时被重新启用。
在另一实施例中,多频闪读模块106可采用字线调整模块210来确定是否将在连续感测操作之间调整字线电压和新字线电压的值(如果调整的话)。选择性地调整字线电压的此能力提供通过减小字线条件之间的偏移以用于读取和验证而根据需要来增加感测操作的准确度的灵活性。例如,在包括五个感测操作的读操作中,在执行三个感测操作之后,字线的状态可改变至当验证存储器存储单元的放置时存在的字线状态之间的差异偏离用于后续感测操作的字线的预期状态超过可容忍量的程?#21462;?#23383;线调整模块210可从而确定在下一感测操作之前调整字线电压并从而启用此特征。在这样做时,可将字线电压重置成用于一个或多个接下来的感测操作的期望水平。
在另一实施例中,位线预充电模块208可选择性地启用连续感测操作之间的位线预充电,以及确定新位线预充电电压的值,如果已调整的话。选择性地设置预充电是否被启用并调整位线预充电电压的能力通过仅仅在条件允许重填时对位线进行重填(预充电)来提供优化包括多个连续感测操作的多频闪序列的性能的灵活性。在一个示例中,多频闪读模块106可监视读条件并确定将在两个连续感测操作之间调整字线电压。由于将分配用以移动字线电压的时间,所以位线预充电模块208可确定可以在字线电压调整过程期间的连续感测操作之间将位线设置成期望预充电水平而不招致用于执?#24615;?#20805;电过程的任何附加时间处罚。相应地,在一个或多个成对连续感测操作之间的一个或多个时机,位线预充电模块208可启用位线预充电。提供位线预充电的选择性启用的另一益处是可在用于“读取”和“验证‘的位线条件之间减少偏移,从而增加感测操作中的准?#33539;取?
在另一实施例中,感测条件调整模块206可选择性地调整用于在多频闪读操作中执行的一个或多个感测操作的感测条件。选择性地设置诸如感测电压和感测脉冲的持续时间之类的感测参数的此能力提供根据位线和/或字线电压的变化来优化要执行的任何给定感测操作的灵活性。结果,在各种实施例中,可评估由多频闪读过程生成的数据的准确度,以便调整将应用以便读取给定类型的非易失性存储器件、诸如闪速NAND器件的感测参数。
为?#21496;?#20363;?#24471;?#27492;特征,图5和6示出了其?#26800;?#25972;过频闪读操作中的感测条件的一个情形。图5特别地描述了与被设置成可包括在非易失性存储器108中的存储器阵列的各逻辑状态“1”和“0”的存储器存储单元的晶体管相关联的两个不同阈值电压分布。如所示,第一阈值电压分布502表示逻辑状态“1”?#19994;?#20108;阈值电压分布504表示逻辑状态“0”。如显而易见的,阈值电压分布502与阈值电压分布504重叠。在图5中描述的情形中,为了提供状态置信度信息,可将多频闪数据读操作设置成在各感测电压VS1、VS2、VS3、VS4和VS5下执行一组506五个感测操作S1、S2、S3、S4和S5。
现在转到图6,示出了感测条件调整模块602的示例性框图,其可用来选择性地改变在对非易失性存储器108执行多频闪数据读取时采用的感测条件。感测条件调整模块可通过在数据读取期间监视位线/字线条件并基于被监视条件来设置适当的感测条件而在一个或多个感测操作?#26800;?#25972;感测条件。
感测条件调整模块602可包括字线监视器604、位线监视器606以及感测脉冲控制模块608。字线监视器604可例如在数据读操作期间的各种时刻监视非易失性存储器108的一个或多个选择字线中的字线条件。同样地,字线监视器606可在数据读操作期间监视非易失性存储器108的选择位线中的位线条件。字线监视器604和位线监视器606可将指示各字线和/或位线电压的信号发射到感测脉冲控制模块608,其然后可改变用于将在非易失性存储器108中执行的一个或多个后续感测操作的感测条件。
在图5中所描述的情形中,在已在各感测电压VS1、VS2、VS3、VS4下执行一个或多个感测操作S1—S4之后,正在读取的存储器元件的字线和/或位线电压可改变,并?#19994;?#20108;感测操作或稍后感测操作之后的感测操作的累积不准确可导致感测电压有效地从预置值漂移。如所示,在图5中,例如,感测操作S5的感测电压?#19978;?#24212;于字线电压的移位而移位至对应于VS6的较高水平,导致感测操作的已调整集合504,其可表示在初始感测操作之后执行的一个或多个感测操作期间执行的感测操作的实际条件。结果,感测脉冲控制模块508可调整字线电压、感测脉冲的持续时间(感测时间)或另一读参数以补偿观察到的到VS6的移位,并且从而调整后续感测操作,使得实际感测电压与目标电压、亦即VS5一致。此过程的结果可以是可对用于施加一组读参数以用于NAND器件的多频闪读取的程序进?#26800;?#35856;以使在多个感测操作期间施加的施加感测电压的误差最小化。
在其他实施例中,可根据字线和/或位线电?#22266;?#20214;来调整多频闪读操作中的一个或多个感测脉冲的持续时间。遵循图5的示例,作为调整感测操作S5中的电压以补偿字线和/或位线电压的移位的替代,可将用于操作S5的感测脉冲的持续时间从原始持续时间变成已调整持续时间,其方式为在原始字线/位线电?#22266;?#20214;下施加的原始持续时间的感测脉冲可预期为近似读条件。例如,在典型操作中,可用由被设置成逻辑“1”的存储器存储单元和被设置成逻辑“0”的存储器存储单元产生的之间的感测?#25165;?#26469;感测的位线电压水平的差随感测时间而增加。相应地,在某些情况下可增加感测操作S5的感测脉冲的持续时间以补偿已改变的字线/位线电?#22266;?#20214;。
仍在其他实施例中,字线/位线(WL/BL)充电模块212可在多频闪读操作期间监视字线和/或位线充电状态,并基于监视的结果来确定是否在连续感测操作之间对字线和/或位线进行充电。例如,WL/BL充电模块212可调度新的感测操作以在没有字线的再充电的情况下继续多次感测操作的先前感测操作,只要字线电压和/或位线电压的?#24403;?#25345;在预置范围内即可。因此,在五感测操作多频闪读取过程中,可根据字线和/或位线在每个后续感测操作之后的其各自状态而对字线和/或位线每个充电少到一次。
在各种附加实施例中,可执行多频闪读操作?#28304;?#23384;储器生成状态置信度信息,该存储器包含其中多个位被存储在每个存储单元中的多级存储单元(MLC)存储器存储单元。在已知MLC?#38469;?#20013;,可针对每个不同的逻辑状态设置不同的阈值电压。如上所述,在具有多个存储器存储单元的存储器阵列中,可用电压的分布来表征与给定逻辑状态相关联的阈值电压,因为单独存储器存储单元的阈值电压可偏离标称阈值电压。同样适用于基于MLC的阵列,其中,用电压的分布来表征表示给定逻辑状态的阈值电压。图7a描述三位MLC中的数据存储的示例,其中?#38469;?#20986;八个三位组合的一组700的一个可能布置。然而,可能有其他布置。特别地,按照从最低阈值电压至最高的顺序,不同序列是(1,1,1);(0,1,1);(0,0,1);(1,0,1);(1,0,0);(0,0,0);(0,1,0);(1,1,0)。
现在转到图7b,示出了一组702的阈值电压分布,其可用来表示可存储在3位MLC中的八个不同的3位逻辑状态序列。特别地,可将序列(1,1,1);(0,1,1);(0,0,1);(1,0,1);(1,0,0);(0,0,0);(0,1,0);(1,1,0)存储在各阈值电压分布704、706、708、710、712、714、716、718,其如所示地对应于水平L0、L1、L2、L3、L4、L5、L6和L7。一般地,为了确定用图7b的分布704—718表示的存储器存储单元中的一位数据的逻辑状态,可在如所示地用VT0至VT6表示的感测电压下施加感测。为?#21496;?#20363;?#24471;?#36825;一点,图7b中的每个阈值电压分布还描述了对应于该电压分布的三位逻辑状态序列的第一位的逻辑状态。按照增加阈值电压的顺序,第一位读作“1”、“0”、“0”、“1”、“1”、“0”、“0”、“1”。此示例性序列对使确定正在读取的位的逻辑状态所需的数据感测操作的量最小化是有用的。例如,如果期望在没有状态置信度信息的情况下仅读出第一位的逻辑状态,则可在阈值电压VT0、VT2、VT4和VT6下施加一系列的四个感测操作。这些阈值电压标记第一位中的逻辑“0”和逻辑“1”或逻辑“1”和逻辑“0”之间的跃迁,如图7b中所示。相应地,当存储器存储单元的晶体管响应于阈值电压VT0、VT2、VT4和VT6中的一个而开启时,该存储单元的位状态是已知的。
以类似方式,能够探测第二和第三位的位状态。例如,按照增加阈值电压的顺序,第二位读作“1”、“1”、“0”、“0”、“0”、“0”、“1”、“1”。在这种情况下,如果还期望在没有状态置信度信息的情况下仅读出第二位的逻辑状态,需要在阈值电压VT1和VT5下施加一系列的仅两个感测操作,因为这些阈值电压标记用于第二位序列的逻辑“0”和逻辑“1”或逻辑“1”和逻辑“0”之间的唯一跃迁。对于第三位而言,其图案读作“1”、“1”、“1”、“1”、“0”、“0”、“0”、“0?#20445;?#38656;要在阈值电压VT3下施加仅一个感测操作,因为此阈值电压标记用于第三位序列的逻辑“0”和逻辑“1”或逻辑“1”和逻辑“0”之间的唯一跃迁。
?#20849;?#32771;图8,示出了管理多频闪读过程中的多个感测操作的示例。如所示,采用多频闪读模块202来对来自用图7b的阈值电压分布表征的三位MLC的状态置信度信息进行感测、编码以及存储。特别地,多频闪读模块202可指引关于一组目标阈值电压执行的一系列感测操作,该组目标阈值电压被选用于感测要读取的三位MLC存储器的适当位。在图7b中所示的特定示例中,通过执行关于阈值电压VT0、VT2、VT4和VT6中的每一个的一组五感测操作来探测来自第一位的状态置信度信息。以这种方式,通过执行四组感测操作722、724、726和728,可确定三位MLC的第一位的逻辑状态以及指示该确定的可靠性的状态置信度数据。进一步如图7b中所示,例如,如果三位存储器存储单元的晶体管响应于感测操作726-2而开启,则可确定第一位的逻辑状态是“1?#20445;?#22240;为根据阈值电压分布712,表示3位逻辑状态“1,0,0”的存储器存储单元中的大多数晶体管将响应于对应于感测操作726-2的阈值电压的施加而开启,同时,根据阈值电压分布714,表示3位逻辑状态“0,0,0”的存储器存储单元中的大多数晶体管将不会响应于对应于感测操作726-2的阈值电压的施加而开启。
根据各种实施例,多频闪读模块202可在多个感测操作期间调整读条件,如图7b所暗示的。在一个示例中,可按照顺序722、724、726和728来执行该组感测操作。图7b?#38469;?#20986;其中感测条件调整模块206可在多频闪读过程期间在连续感测操作之间调整感测条件的示例。例如,为了高效地执行多组感测操作722—728,多频闪读模块202可仅在需要时分配字线再充电。在一个示例中,第一字线再充电可在已执行该组五个感测操作722之后进行。在感测操作724的下一组感测操作电压期间,在一系列感测操作之后,在感测操作724—5时,可观察到字线电压偏离原始设定值(短划线)至较高电压(实线),如图7b中所示。相应地,可由感测条件调整模块206以将使总体感测条件与期望感测条件相一致的方式针对后续感测操作来调整感测电压。随后可对字线进?#24615;?#20805;电并执行新的一组感测操作726。再次地,在感测操作726的执行期间,字线电压可移位至再次地由感测条件调整模块206以将使总体感测条件与期望感测条件相一致的方式针对后续感测操作来调整感测电压的程?#21462;?
进一步如图8中所示,可用状态置信度编码模块214对感测数据802进行编码,并?#26131;?#20026;已编码状态置信度信息804在数据高速缓存器806中提供。在某些实施例中,已编码状态置信度信息可包括在每个感测操作之后更新的一组位。可将已更新的该组位保持在数据高速缓存器734中直至多频闪读模块在所有感测模块722—728都完成之后调度数据到外部设备的解析为止。在应用于MLC闪速NAND存储器的多频闪读过程中,可对正在被读取的页面的每个位执行图7a—7c中所示的过程,其在某些实施例中可扩展至多达数千个。以这种方式,可以更准确地感测存储器阵列中的每个位、更高效地对感测数据进行编码、存储已编码信息以及更高效地将已编码信息传送至外部设备的灵活方式来获得用于MLC存储器的状态置信度信息。
包括在其中的是表示用于执行公开架构的新型方面的示例性方法的一组流程图。虽然为了?#24471;?#30340;简单起见示出了在本文中例如以流程图的方式示出的一个或多个方法并描述为一系列动作,但应理解并认识到的是该方法不受动作顺序的限制,因为某些动作可据此按照与本文所示和所述的不同的顺序和/或与其他动作同时地发生。例如,本领域的?#38469;?#20154;员将理解并认识到的是可以替换地将方法表示为一系列互相关状态或事件,诸如在状态图中。?#36865;猓?#23545;于新型实施方式而言,可能并不是方法中举例?#24471;?#30340;所有动作?#38469;?#38656;要的。
图9描述了示例性第一逻辑流程900。在方框902处,进行关于是否将执行串行数据读取或多频闪数据读取的确定。例如,为了读取存储器的不同部分,对于某些数据而言,可能期望对数据进行编码以便由LDPC引擎进行处理,而其他数据可能不要求此类?#26469;懟?#22914;果将生成状态置信度数据并选择了串行读过程,则流程移动至方框904。在方框906处,发展并感测用于针对给定感测操作的存储器读取的数据。在方框908处,在等待高速缓存器变得可用的同时保持数据。在方框910处,将新数据移动至高速缓存器,同时在方框912处,将数据解析到外部设备。
如果在方框914处不再需要置信度信息,则流程结束。否则,流程移动至方框916,在那里调整用于字线的电压目标。随后,流程返回至方框904,在那里对字线和位线进行充电。可针对每个数据感测操作重复方框904与916之间的环路。
如果在方框902处选择了多频闪读取,则流程移动至方框920,在那里可设定初始感测条件、字线和位线条件。流程然后移动至方框922,在那里对字线和位线充电。流程然后移动至方框924,在那里发展并感测数据。在方框926处,基于感测数据而将置信度数据编码到高速缓存器中。在某些实施例中,此已编码置信度数据可采取多个位的形式。在方框928处,如果已获得足够的置信度信息,则流程移动至方框932,在那里将已编码置信度数据解析到外部设?#31119;?#23458;户)。
如果在方框928处将生成更多置信度信息,则流程移动至方框930,在那里可以针对下一读操作调整选择读参数。流程然后返回至方框922,在那里对字线和位线充电,如果需要的话。以这种方式,可对每个数据感测操作执行由方框序列922—930描述的环路,而不一定在每个感测操作之间引起字线或位线的充电,并且不将数据解析至外部设备直至要执行的所有感测操作都完成为止。在根据逻辑流程900的一个示例中,多频闪读过程可导致七个读操作,对该七个读操作执行少到一个字线充电操作。?#36865;猓?#22810;频闪读过程可生成简洁的已编码输出,其在每个感测操作之后被更新,从而提供用以捕捉状态置信度信息的与在串行感测程序中相比更高效的方式。
图10描述了示例性第二逻辑流程1000。逻辑流程1000可表示逻辑流程900的一部分。在方框1002处,可进行将采用多频闪读过程以便从非易失性存储器读取数据的确定。在方框1004处,对位线和字线充电。在方框1006处,发展数据并针对第一感测操作进行感测。在方框1008处,基于感测数据将置信度数据编码到高速缓存器中。在方框1010处,如果已获得足够的置信度信息,则流程移动至方框1012,在那里将数据解析到外部设备。
如果在方框1010处确定将提供更多置信度信息,则流程移动至方框1014。在方框1014和后续方框处,进行关于是否将调整与数据读取相关联的一个或多个参数的一系?#20449;?#23450;。如上所述,本实施例不限于图10中所示的特定序列,其仅仅是示例性的。在方框1014处,进行关于是否将禁用位线放电路径的判定。如果是这样的话,流程移动至方框1016,在那里禁用位线放电路径,并且从那里至方框1018。是否禁用放电路径的判定可取决于一个或多个因素,诸如字线上的电压是否将在下一感测操作之前倾斜、以及放电路径的当前状态,亦即放电路径目前是否被启用。如果不是,则流程直接地移动至方框1018。
在方框1018处,进行关于是否将调整字线电压的判定。如果是这样,则流程移动至方框1020,在那里字线上的电压从当前水平改变,并且从那里至方框1022。将调整字线电压的判定可基于用于后续感测操作的预期字线电压与当验证存储单元的放置时存在的字线电压之间的差是否超过阈值。如果将不调整字线电压,则流程直接地移动至方框1022。
在方框1022处,进行关于将调整位线放电条件的判定。如果是这样,则流程移动至方框1024,在那里启用位线预充电并执行对位线预充电的适当调整,并且从那里至方框1026。执行位线预充电的判定可基于一个或多个因素,包括在下一感测操作之前是否将调整字线电压。如果将不启用位线预充电,则流程直接地移动至方框1026。
在方框1026处,进行关于是否将调整可选择感测条件的判定。可选择感测条件可包括在下一感测操作中将施加的感测电压和感测脉冲持续时间。如果是这样,则流程移动至方框1028,在那里从其当前状态调整一个或多个感测条件并从那里至方框1030。调整可选择感测条件的判定可基于包括当前位线电压、当前字线电压及其他因素之类的因素。例如,可从在先前感测操作中施加的先前值增加用于下一感测操作的感测电压和/或感测脉冲持续时间以在多频闪读操作期间调整位线电压的变化或字线电压的变化。如果将不改变可选择感测条件,则流程直接地移动至方框1030。
在方框1030处,进行关于是否将重新启用位线放电路径的判定。例如,如果位线放电路径在先前感测操作之后被临时地禁用,则然后在方框1032处重新启用位线放电路径,并且流程随后移动至方框1034。如果位线放电路径未被禁用,则后续感测操作不需要重新启用,并且流程直接地移动至方框1034。
在方框1034处,进行关于是否将对位线和/或字线进?#24615;?#20805;电的判定。如果是这样的话,则流程返回至方框1004,在那里位线和/或字线被(再)充电。对位线/字线进?#24615;?#20805;电的判定可基于一个或多个读条件的状态,诸如位线电压和字线电压的当前状态。这些读条件又可取决于逻辑流程1000中的先前流程序列。例如,如果字线电压先前被调整,如在方框1020处,则其将需要在方框1004?#24615;?#20805;电。同样地,如果位线被再充电和/或位线预充电电压被调整,如在方框1024处,则应调度方框1034处的位线再充电操作。
然而,在其中不需要对字线再充电的情况下,可能期望不对字线再充电直至当前字线电压与在多频闪读操作开始时设定的原始值的偏差已超过阈值为止。该阈值可表示预期将损害下一感测操作的准确度,甚至引起对其他参数的可用调整的字线电压,所述其他参数包括感测电压和感测脉冲持续时间。因此,只要字线电压保持在未超过该阈值的预置范围内,则可优选调整其他读操作而不调整字线电压以免由于对字线充电而招致时间处罚。
如果在方框1034处判定不是对字线/位线充电,则流程返回至方框1006,在那里执行下一感测操作,亦即发展数据并针对被读取的存储器存储单元进行感测,而不进行WL或BL电压的调整。
图11?#38469;?#20986;适合于实现如先前所述的各种实施例的示例性计算架构1100的实施例。如在本申请中使用的术语“系统”和“部件?#24065;?#22270;指的是计算机相关实体,为?#24067;⒂布?#21644;软件的组合、软件或执行中的软件,其示例由示例性架构1100提供。例如,部件可以是但不限于是在处理器上运行的进程、处理器、?#25165;?#39537;动器、(光学和/或磁存储介质的)多个存储驱动器、对象、可执行指令、执行线程、程序和/或计算机。以举例?#24471;?#30340;方式,在服务器上运行的应用程序和服务器两者都可以是部件。一个或多个部件可以存在于进程和/或执行线程内,并且可以将部件定位于一个计算机上和/或分布在两个或更多计算机之间。?#36865;猓?#21487;用各种类型的通信介质将部件相互通信耦合以协调操作。该协调可涉及到单向或双向信息?#25442;弧?#20363;如,部件可以通过通信介质传送的信号的形式来传送信息。可以将该信息实现为分配给各种信号线的信号。在此类分配中,每个消息?#38469;?#20449;号。然而,其他实施例可替换地采用数据消息。可跨各种连接发送此类数据消息。示例性连接包括并行接口、串行接口以及总线接口。
在一个实施例中,计算架构1100可包括或被实现为电子设备的一部分。电子设备的示例在没有限制的情况下可包括移动设备、个人数?#31181;?#29702;、移动计算设备、智能电话、蜂窝式电话、?#21482;?#21333;向寻呼机、双向寻呼机、通讯设备、计算机、个人计算机(PC)、台式计算机、膝上?#22270;?#31639;机、?#22987;?#26412;计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、网页服务器、网络服务器、因特网服务器、工作站、微?#22270;?#31639;机、主机计算机、超级计算机、网络设备、网页设备、分布式计算系统、多处理器系统、基于处理器系统、消费者电子装置、可编程消费者电子装置、电视、数字电视、机顶?#23567;?#26080;线接入点、基站、订户站、移动订户中心、无线电网络控制器、路由器、集线器、网关、桥接器、?#25442;?#26426;、机器或其组合。该实施例在此背景下不受限制。
计算架构1100包括各种公?#24067;?#31639;元件,诸如一个或多个处理器、协处理器、存储器单元、芯片组、控制器、外围设备、接口、振荡器、定时设备、视频卡、音频卡、多媒体输入/输出(I/O)部件?#21462;?#28982;而,实施例不限于由计算架构1100实现。
如图11中所示,计算机傲骨1100包括处理单元1104、系统存储器1106和系统总线1108。处理单元1104可以是各种市售处理器中的任?#25105;?#20010;。还可采用双微处理器及其他多处理器架构作为处理单元1104。系统总线1108为系统部件提供接口,包括但不限于系统存储器1106至处理单元1104。系统总线1108可以是多个类型的总线结构中的任?#25105;?#20010;,其还可被互连至存储器总线(有或没有存储器控制器)、外围总线以及使用多种市售总线架构中的任?#25105;?#20010;的本地总线。
计算架构1100可包括或实?#25351;?#31181;?#30772;貳V破?#21487;包括将存储逻辑的计算机可读存储介质。实施例还可被至少部分地实现为包含在非临时计算机可读介质中或上面的指令,其可被一个或多个处理器读取和执行以启用本文所述的操作的执行。计算机可读存储介质的示例可包括能够存储电子数据的任何有形介质,包括易失性存储器或非易失性存储器、可移动或不可移动存储器、可擦或不可擦存储器、可写或可重写存储器?#21462;?#36923;辑的示例可包括使用任?#38382;?#24403;类型的代码实现的可执行计算机程序指令,诸如源代码、编译代码、解释代码、可执行代码、静态代码、动态代码、面向对象代码、视觉代码?#21462;?
系统存储器1106可包括一个或多个高速存储器单元形式的各种类型的计算机可读存储介质,诸如只读存储器(ROM)、随机存取存储器(RAM)、动态RAM(DRAM)、双倍数据速率DRAM(DDRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、可编程ROM(PROM)、可擦可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、闪速存储器、聚合物存储器,诸如铁电聚合物存储器、双向开关半导体存储器、相变或铁电存储器、硅氧化物氮化物氧化物硅(SONOS)存储器、磁或光卡或适合于存储信息的任何其他类型的介质。在图11中所示的?#38469;?#23454;施例中,系统存储器1106可以包括非易失性存储器1110和/或易失性存储器1112。可以将基本输入/输出系统(BIOS)存储在非易失性存储器1110中。
计算机1102可以一个或多个低速存储器单元的形式包括各种类型的计算机可读存储介质,包括内部?#25165;?#39537;动器(HDD)1114、从可移动磁盘1118进行读取或向其写入的磁性软盘驱动器(FDD)1116、从可移动磁盘1122进行读取或向其写入的光盘驱动器1120(例如,CD-ROM或DVD)以及从非易失性存储器(NVM)1125读取数据和/或向其写入数据的固态驱动器(SSD)1123,其可包括如本文所述的NAND闪速存储器和NAND控制器。NVM 1125可包括相变存储器(PCM)、自旋存储器、具有开关的相变存储器(PCMS)、磁阻随机存取存储器(MRAM)、自旋存储器、纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)。可以分别地用HDD接口1124、FDD接口1126、光驱接口1128以及固态驱动接口1129将HDD 1114、FDD 1116、光盘驱动器1120以及固态驱动器1123连接到系统总线1108。用于外部驱动实现的HDD接口1124可以包括通用串行总线(USB)和IEEE 1394接口?#38469;?#20013;的至少一者或两者。固态驱动接口1129可包括用于耦?#31995;?#20027;机设备的任?#38382;?#24403;接口,诸如,例如但不限于串行高级?#38469;醺阶牛⊿ATA)接口、串行?#38454;臩CSI(SAS)接口、通用串行总线(USB)接口、外围控制接口(PCI)或其他适当设备接口。
该驱动器和关联计算机可读介质提供数据、数据结构、计算机可执行指令等的易失性和/或非易失存储。例如,可以将许多程序模块存储在驱动器和存储器单元1110、1112中,包括操作系统1130、一个或多个应用程序1132、其他程序模块1134以及程序数据1136。
用户可以通过一个或多个有线/无线输入设备、例如键盘1138和定点设备、诸如鼠标1140向计算机1102中输入命令和信息。其他输入设备可包括扩音器、红外(IR)遥控器、操纵杆、游戏板、触控笔、触摸屏?#21462;?#36825;些及其他输入设备常常通过?#33719;詈系?#31995;统总线1108的输入设备接口1142被连接到处理单元1104,但是可以通过其他接口连接,诸如并行端口、IEEE 1394串行端口、游戏端口、USB端口、IR接口?#21462;?
监视1144或其他类型的显示设备也经由接口连接到系统总线1108,诸如视频适配器1146。除监视器1144之外,计算机通常包括其他外围输出设?#31119;?#35832;如扬声器、打印机?#21462;?
计算机1102可经由到诸如远程计算机1148之类的一个或多个远程计算机的有线和/或无线通信而使用逻辑连接在联网环?#25345;?#36827;行操作。远程计算机1148可以是工作站、服务器计算机、路由器、个人计算机、便携式计算机、基于微处理器的娱乐设备、对端设备或其他公共网络节点,并且通常包括相对于计算机1102所述的许多或所?#24615;?#20214;,虽然出于简洁的目的仅?#38469;?#20986;存储器/存储设备1150。所描述的逻辑连接包括到局域网(LAN)1152和/或大型网络、例如广域网(WAN)1154的有线/无线连接。此类LAN和WAN联网环境在办公室和公司中是普遍的,并且促进企业范围的计算机网络,诸如内部网,其全部?#38378;?#25509;到全球通信网,例如因特网。
当在LAN联网环?#25345;?#20351;用时,计算机1102通过有线和/或无线通信网络接口或适配器1156被连接到LAN 1152。适配器1156可?#28304;?#36827;到LAN 1152的有线和/或无线通信,其还可包括设置在其上面以便与适配器1156的无线功能通信的无线接入点。
当在WAN联网环?#25345;?#20351;用时,计算机1102可以包括调制解调器1158,并被连接到WAN 1154上的通信服务器,或者具有用于通过WAN 1154来建立通信的其他手段,诸如经由因特网。可以在内部或外部且是有线和/或无线设备的调制解调器1158经由输入设备接口1142连接到系统总线1108。在联网环?#25345;校?#21487;以将相对于计算机1102所述的程序模块或其各部分存储在远程存储器/存储设备1150中。将认识到的是所示的网络连接是示例性的且可以使用在计算机之间建立通信链路的其他手段。
计算机1102可操作用于使用IEEE 802标准系列与有线和无线设备或实体通信,诸如可操作地设置成与例如打印机、扫描仪、台式计算机和/或便携式计算机、个人数?#31181;?#29702;(PDA)、通信卫星、与无线可检测标签相关联的任何设备或位置(例如信息亭、报摊、休息?#36965;?#36827;行无线通信(例如,IEEE 802.11空?#26800;?#21046;?#38469;酰?#30340;无线设备。这至少包括Wi-Fi(或无线保真)、WiMax以及Bluetooth?无线?#38469;酢?#22240;此,该通信可以是如常规网络的情况一样的预定义结构,或者简单地是至少两个设备之间的自组织通信。Wi-Fi网络使用称为IEEE 802.11x(a、b、g、n等)无线电?#38469;?#26469;提供安全、可靠、快速的无线连接。可以使用Wi-Fi网络来将计算机相互连接、连接到因特网以及有线网络(其使用IEEE 802.3相关媒体和功能)。
可使用措辞“一个实施例”或“实施例?#24065;?#21450;其派生词来描述某些实施例。这些术语意味着在至少一个实施例中包括结合该实施例所述的特定特征、结构或特性。短语“在一个实施例中”在本?#24471;?#20070;中的不同位置上的出现不一定全部参考同一实施例。?#36865;猓?#21487;使用措辞“耦合”和“连接?#24065;?#21450;其派生词来描述某些实施例。这些术语不一定意图作为相互的同义词。例如,可使用术语“连接”和/或“耦合”来描述某些实施例以指示两个或更多元件相互进行直接物理或电接触。然而,术语“耦合?#34987;?#21487;意味?#24085;?#20010;或更多元件并未相互进行直接接触,但是仍相互协作或相交互。
在一个实施例中,一种设备可包括将从非易失性存储器检索数据的处理器电路和可在处理器电路上操作以设置读操作而通过多次感测操作对存储器存储单元进行读取的多频闪读模块,每个感测操作将在不同的感测条件下执行。该多频闪读模块可进一步可操作用于调度新的感测操作以在?#24065;?#20010;或多个读条件的值在预置范围内时没有字线的再充电的情况下继续所述多次感测操作中的先前感测操作。
在另一实施例中,多频闪读模块可以可操作用于基于通过执行多次读操作而读取的数据的错误率而选择性地调整将用来从非易失性存储器读取数据的一个或多个读参数,所述一个或多个读参数包括非易失性存储器的位线放电路径的状态、将对非易失性存储器的存储器存储单元进行读取的字线的字线电压水平以及位线的预充电水平。
替换地或者另外,在另一实施例中,多频闪读模块可以可在处理器电路上操作以发送所述多次感测操作的结果以便存储为已编码状态置信度数据;并且只有当所述多次感测操作完成之后才调度存储的已编码状态置信度数据以发送到外部设备。
替换地或另外,在另一实施例中,多频闪读模块可以可在处理器电路上操作以在连续感测操作之间的字线斜坡的持续时间超过第一阈值时禁用位线放电路径。
替换地或另外,在另一实施例中,多频闪读模块可以可在处理器电路上操作以在当验证存储器存储单元的放置时存在的字线的状态与用于后续读操作的字线的预期状态之间的差超过第二阈值时调整字线电压。
替换地或另外,在另一实施例中,多频闪读模块可以可在处理器电路上操作以指引在分配给调整第一感测操作与下一感测操作之间的字线电压的时间超过第三阈值时调整位线的预充电水平并对位线进行重填。
替换地或另外,在另一实施例中,多频闪读模块可以可在控制器上操作以指引在位线读取和位线验证条件之间的偏移超过第四阈值时在第一感测操作与下一感测操作之间调整位线的预充电水平并对位线进行重填。
替换地或另外,在另一实施例中,多频闪读模块可以可在处理器电路上操作以在读操作期间的位线电压的变化超过第五阈值时调整将在感测操作的感测脉冲期间使用的基准电压的值以及感测脉冲的持续时间中的一个或多个。
替换地或另外,在另一实施例中,多频闪读模块可以可在处理器电路上操作以在读操作期间的字线电压的变化超过第六阈值时调整将在感测操作的感测脉冲期间使用的基准电压的值以及感测脉冲的持续时间中的一个或多个。
替换地或另外,在另一实施例中,该设备可包括将呈现从非易失性存储器读取的数据的结果的数字显示器。
在另一实施例中,计算机实现方法可包括执行多频闪读操作,其包括设置读操作以在多次感测操作内对存储器存储单元进行读取,每个感测操作将在不同感测条件下执行,并包括调度新的感测操作以在?#24065;?#20010;或多个读条件的值在预置范围内时没有字线的再充电的情况下继续所述多次感测操作的先前感测操作。
在另一实施例中,计算机实现方法可包括基于通过执行多次读操作而读取的数据的错误率而选择性地调整将用来从非易失性存储器读取数据的一个或多个读参数,所述一个或多个读参数包括非易失性存储器的位线放电路径的状态、将对非易失性存储器的存储器存储单元进行读取的字线的字线电压水平以及位线的预充电水平。
替换地或另外,在另一实施例中,计算机实现方法可包括发送所述多次感测操作的结果以便存储为已编码状态置信度数据,每个感测条件包括感测电压和感测脉冲持续时间的组合,并且只有当所述多次感测操作完成之后才调度存储的已编码状态置信度数据以发送到外部设备。
替换地或另外,在另一实施例中,该计算机实现方法可包括在连续感测操作之间的字线斜坡的持续时间超过第一阈值时禁用位线放电路径。
替换地或另外,在另一实施例中,该计算机实现方法可包括在当验证存储器存储单元的放置时存在的字线的状态与用于后续读操作的字线的预期状态之间的差超过第二阈值时调整字线电压。
替换地或另外,在另一实施例中,该计算机实现方法可包括指引在分配给调整第一感测操作与下一感测操作之间的字线电压的时间超过第三阈值时调整位线的预充电水平并对位线进行重填。
替换地或另外,在另一实施例中,该计算机实现方法可包括指引在位线读取与位线验证条件之间的偏移超过第四阈值时在第一感测操作与下一感测操作之间调整位线的预充电水平并对位线进行重填。
替换地或另外,在另一实施例中,该计算机实现方法可包括在读操作期间的字线电压的变化超过第五阈值时调整将在感测操作的感测脉冲期间使用的基准电压的值以及感测脉冲的持续时间中的一个或多个。
替换地或另外,在另一实施例中,一种设备可包括用于执行前述实施例中的任?#25105;?#20010;的方法的装置。
替换地或另外,在另一实施例中,至少一个机器可读介质可包括多个指令,其响应于在计算设备上执行而促使计算设备执行根据前述实施例中的任?#25105;?#20010;的方法。
应强调的是提供公开的摘要是为了允许读者快速地确定?#38469;?#20844;开的?#23616;省?#20854;是以其将不会被用来解释或限制权利要求的范围或意义的条件下提交的。另外,在前述详?#35813;?#36848;中,可以看到出于组织本公开的目的而将各种特征一起集?#24615;?#21333;个实施例中。不应将本公开的这种方法解释为?#20174;?#35201;求保护的实施例要求比在每个权利要求中明确叙述的更多的特征。相反,如以下权利要求所?#20174;?#30340;,发明主题存在于少于单个公开实施例的所有特征。这样,以下权利要求被因?#31169;岷系较晗该?#36848;中,每个权利要求作为单独实施例而本身独立。在所附权利要求中,使用术语“包括”和“其中”分别地作为使用相应术语“包含”和“其中”的简单英语等价物。?#36865;猓?#26415;语“第一”、“第二”、“第三”等仅仅用作标记,并不意图对其对象施加数值要求。
上文描述的内容包括公开架构的示例。当然,不可能描述部件和/或方法的每个可设想组合,但是本领域的?#38469;?#20154;员可认识到可以有许多其他组合和置换。相应地,新型架构意图涵盖落在所附权利要求的精神和范围内的所有变更、修改和变化。
可使用?#24067;?#20803;件、软件元件或两者的组合来实?#25351;?#31181;实施例。?#24067;?#20803;件的示例可包括处理器、微处理器、电路、电路元件(例如晶体管、电阻器、电容器、电感器等)、集成电路、专用集成电路(ASIC)、可编程逻辑器件(PLD)、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、逻辑门、寄存器、半导体器件、芯片、微芯片、芯片组?#21462;?#36719;件的示例可包括软件部件、程序、应用、计算机程序、应用程序、系统程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、?#27704;?#31243;、函数、方法、程序、软件接口、应用程序接口(API)、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。确定是否使用?#24067;?#20803;件和/或软件元件来实现实施例可根据许多因素而改变,诸如期望计算速率、功率水平、耐热性、处理循环预算、输入数据速率、输出数据速率、存储器资源、数据总线速度及其他设计或性能?#38469;?
可使用措辞“耦合”和“连接?#24065;?#21450;其派生词来描述某些实施例。这些术语并不意图作为相互的同义词。例如,可使用术语“连接”和/或“耦合”来描述某些实施例以指示两个或更多元件相互进行直接物理或电接触。然而,术语“耦合?#34987;?#21487;意味?#24085;?#20010;或更多元件并未相互进行直接接触,但是仍相互协作或相交互。
某些实施例可例如使用计算机可读介质或物品来实现,其可存储指令或指令集,该指令或指令集在被计算机执行时可促使计算机执行根据实施例的方法和/或操作。此类计算机可包括例如任?#38382;?#24403;处理平台、计算平台、计算设备、处理设备、计算系统、处理系统、计算机、处理器等,并且可使用?#24067;?#21644;/或软件的任?#38382;?#24403;组合来实现。计算机可读介质或物品可包括例如任?#38382;?#24403;类型的存储器单元、存储器件、存储物品、存储介质、储存器件、储存物品、存储介质和/或存储单元,例如存储器、可移动或不可移动介质、可擦或不可擦介质、可写或可重写介质、数?#21482;?#27169;拟介质、?#25165;獺?#36719;盘、紧凑盘只读存储器(CD-ROM)、可记录紧凑式磁盘(CD-R)、可重写紧凑式磁盘(CD-RW)、光盘、磁介质、磁光介质、可移动存储卡或磁盘、各种类型的数字多功能磁盘(DVD)、磁带、盒式磁带?#21462;?#25351;令可包括任?#38382;?#24403;类型的代码,诸如源代码、编译代码、解释代码、可执行代码、静态代码、动态代码、?#29992;?#20195;码等,使用任?#38382;?#24403;高级、?#22270;丁?#38754;向对象、视觉、编译和/或解释编程语言实现。
除非另外具体地?#24471;鰨?#21487;认识到诸如“处理”、“?#20848;啤薄ⅰ?#35745;算”、“确定”等术语参考计算机或计算系统或类?#39057;?#23376;计算设备的动作和/或过程,其对在计算机系统的寄存器和/或存储器内表示为物理量(例如,电子)的数据进行操纵和/或将该数据变换成同样地在计算机系统的存储器、寄存器或其他此类信息存储、传输或显示设备内表示为物理量的其他数据。该实施例在此背景下不受限制。
虽然已经用结构特征和/或方法动作特定的语言描述了主题,但应理解的是在所附权利要求中定义的主题不一定局限于上述特定特征或动作。相反,上述特定特征和动作是作为实现权利要求的示例性形式而公开的。

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本文标题:使用非易失性存储器的多频闪读取来获得状态置信度数据的方法和系统.pdf
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