平码五不中公式规律
  • / 27
  • 下载费用:30 金币  

一种OLED反相电路和显示面板.pdf

关 键 ?#21097;?/dt>
一种 OLED 电路 显示 面板
  专利查询网所有资源均是用户自行上传分享,仅供网友学习交流,未经上传用户书面授权,请勿作他用。
摘要
申请专利号:

CN201410309278.7

申请日:

2014.06.30

公开号:

CN104134425A

公开日:

2014.11.05

当前法律状态:

授权

有效性:

有权

法?#19978;?#24773;: 授权|||实质审查的生效IPC(主分类):G09G 3/32申请日:20140630|||公开
IPC分类号: G09G3/32 主分类号: G09G3/32
申请人: 上海天马有机发光显示技术有限公司; 天马微电子股份有限公司
发明人: 吴桐; 钱栋
地址: 201201 上海市浦东新区汇庆路889号
优?#28909;ǎ?/td>
专利代理机构: 代理人:
PDF完整版下载: PDF下载
法律状态
申请(专利)号:

CN201410309278.7

授权公告号:

||||||

法律状态公告日:

2017.02.01|||2014.12.10|||2014.11.05

法律状态类型:

授权|||实质审查的生效|||公开

摘要

本发明公开了一种反向电路及其驱动方法,其特征在于,所述反相电路包括:上拉单元,具有第一电源输入端、第一端、第二端和第三端,所述第一电源输入?#31169;?#25910;第一电源电压,所述第一?#31169;?#25910;第一控制信号,所述第三端与信号输出端电连接并输出第一电平信号;下拉单元,具有第二电源输入端、第四端、第五端和第六端,所述第四端电连接于所述上拉单元第二端,所述第二电源输入?#31169;?#25910;第二电源电压,所述第五?#31169;?#25910;第二控制信号,所述第六端与所述信号输出端电连接并输出第二电平信号;第一电容,所述第一电容的第一端与所述上拉单元第二端和所述下拉单元第四端电连接,所述第一电容的第二端与所述上拉单元第三端和所述下拉单元第六端电连?#21360;?/p>

权利要求书

权利要求书
1.  一种反相电路,用于有源矩阵有机发光显示面板中,其特征在于,所述反相电路包括:
上拉单元,具有第一电源输入端、第一端、第二端和第三端,所述第一电源输入?#31169;?#25910;第一电源电压,所述第一?#31169;?#25910;第一控制信号,所述第三端与信号输出端电连接并输出第一电平信号;
下拉单元,具有第二电源输入端、第四端、第五端和第六端,所述第四端电连接于所述上拉单元第二端,所述第二电源输入?#31169;?#25910;第二电源电压,所述第五?#31169;?#25910;第二控制信号,所述第六端与所述信号输出端电连接并输出第二电平信号;
第一电容,所述第一电容的第一端与所述上拉单元第二端和所述下拉单元第四端电连接,所述第一电容的第二端与所述上拉单元第三端和所述下拉单元第六端电连?#21360;?BR>
2.  根据权利要求1所述的反相电路,其特征在于,所述上拉单元包括第一晶体管和第二晶体管,所述下拉单元包括第三晶体管和第四晶体管。

3.  根据权利要求2所述的反相电路,其特征在于,所述第一晶体管、第二晶体管、第三晶体管和第四晶体管均为P型晶体管,所述上拉单元的第一?#23435;?#25152;述电平信号输入端,所述上拉单元的第二?#23435;?#25152;述第二晶体管的第一极,所述上拉单元的第三?#23435;?#25152;述第一晶体管的第一极,所述下拉单元的第四?#23435;?#25152;述第四晶体管的第三极,所述下拉单元的第五?#23435;?#25152;述时?#26377;?#21495;输入端,所述下拉单元的第六?#23435;?#25152;述第三晶体管的第三极。

4.  根据权利要求3所述的反相电路,其特征在于,
所述第一晶体管的第一极与所述第一电容的第二端及所述第三晶体管的第三极相连并共同连接?#20102;?#36848;信号输出端,所述第一晶体管的第二极与所述第二晶体管的第二极相连,并共同连接至电平信号输入端,所述第一晶体管的第三极与所述第二晶体管的第三极相连,并共同连接?#20102;?#36848;第一电源输入端;
所述第二晶体管的第一极与所述第三晶体管的第二极及所述第四晶体管的第三极相连,并共同连接?#20102;?#36848;第一电容的第一端,所述第二晶体管的第二极与所述第一晶体管的第二极相连,并共同连接至电平信号输入端,所述 第二晶体管的第三极与所述第一晶体管的第三极相连,并共同连接至第一电源输入端;
所述第三晶体管的第一极与所述第四晶体管的第一极相连,并共同连接至第二电源输入端,所述第三晶体管的第二极与所述第四晶体管的第三极相连,并共同连接?#20102;?#36848;第一电容的第一端,所述第三晶体管的第三极与所述第一晶体管的第一极及所述第一电容的第二端相连,并共同连接?#20102;?#36848;信号输出端;
所述第四晶体管的第一极与所述第三晶体管的第一极相连,并共同连接?#20102;?#36848;第二电源输入端,所述第四晶体管的第二极与所述时?#26377;?#21495;输入端相连,所述第四晶体管的第三极与所述第三晶体管的第二极相连,并共同连接?#20102;?#36848;第一电容的第一端。

5.  根据权利要求3所述的反相电路,其特征在于,
所述第一晶体管的第一极与所述第一电容的第二端及所述第三晶体管的第三极相连并共同连接?#20102;?#36848;信号输出端,所述第一晶体管的第二极与所述第二晶体管的第二极相连,并共同连接至电平信号输入端,所述第一晶体管的第三极与所述第二晶体管的第三极相连,并共同连接?#20102;?#36848;第一电源输入端;
所述第二晶体管的第一极与所述第四晶体管的第二极相连,并共同连接?#20102;?#36848;时?#26377;?#21495;输入端,所述第二晶体管的第二极与所述第一晶体管的第二极相连,并共同连接至电平信号输入端,所述第二晶体管的第三极与所述第三晶体管的第二极及所述第四晶体管的第三极相连,并共同连接?#20102;?#36848;第一电容的第一端。
所述第三晶体管的第一极与所述第四晶体管的第一极相连,并共同连接至第二电源输入端,所述第三晶体管的第二极与所述第四晶体管的第三极相连,并共同连接?#20102;?#36848;第一电容的第一端,所述第三晶体管的第三极与所述第一晶体管的第一极及所述第一电容的第二端相连,并共同连接?#20102;?#36848;信号输出端;
所述第四晶体管的第一极与所述第三晶体管的第一极相连,并共同连接?#20102;?#36848;第二电源输入端,所述第四晶体管的第二极与所述第二晶体管的第一 极相连,并共同连接?#20102;?#36848;时?#26377;?#21495;输入端,所述第四晶体管的第三极与所述第三晶体管的第二极及所述第二晶体管的第三极相连,并共同连接?#20102;?#36848;第一电容的第一端。

6.  根据权利要求4或5所述的反相电路,其特征在于,所述反相电路还包括第二电容,所述第二电容的第一端与所述第一晶体管的第三极相连,并共同连接?#20102;?#36848;第一电源输入端,所述第二电容的第二端连接?#20102;?#36848;信号输出端。

7.  根据权利要求4或5所述的反相电路,其特征在于,所述反相电路还包括第五晶体管,
所述第五晶体管的第一极与所述第一晶体管的第二极及所述第二晶体管的第二极相连,并共同连接?#20102;?#36848;电平信号输入端,所述第五晶体管的第二极与所述第四晶体管的第二极相连,并共同连接?#20102;?#36848;时?#26377;?#21495;输入端,所述第五晶体管的第三极与所述第一晶体管的第三极相连,并共同连接?#20102;?#36848;第一电源输入端。

8.  根据权利要求7所述的反相电路,其特征在于,所述反相电路还包括一第二电容,所述第二电容的第一端与所述第一晶体管的第三电极及所述第五晶体管的第三电极相连,并共同连接?#20102;?#36848;第一电源输入端,所述第二电容的第二端连接?#20102;?#36848;信号输出端。

9.  根据权利要求2所述的反相电路,其特征在于,所述第一晶体管、第二晶体管、第三晶体管和第四晶体管均为N型晶体管,所述上拉单元的第一?#23435;?#26102;?#26377;?#21495;输入端,所述上拉单元的第二?#23435;?#25152;述第二晶体管的第三极,所述上拉单元的第三?#23435;?#25152;述第一晶体管的第三极,所述下拉单元的第四?#23435;?#25152;述第四晶体管的第一极,所述下拉单元的第五?#23435;?#25152;述电平信号输入端,所述下拉单元的第六?#23435;?#25152;述第三晶体管的第一极。

10.  根据权利要求9所述的反相电路,其特征在于,
所述第一晶体管的第一极与所述第二晶体管的第一极相连,并共同连接?#20102;?#36848;第一电源输入端,所述第一晶体管的第二极与所述第二晶体管的第三极及所述第四晶体管的第一极相连,并共同连接?#20102;?#36848;第一电容的第一端,所述第一晶体管的第三极与所述第三晶体管的第一极及所述第一电容的第二 端相连,并共同连接?#20102;?#36848;信号输出端;
所述第二晶体管的第一极与所述第一晶体管的第一极相连,并共同连接?#20102;?#36848;第一电源输入端,所述第二晶体管的第二极与所述时?#26377;?#21495;输入端相连,所述第二晶体管的第三极与所述第一晶体管的第二极及所述第四晶体管的第一极相连,并共同连接?#20102;?#36848;第一电容的第一端;
所述第三晶体管的第一极与所述第一晶体管的第三极及所述第一电容的第二端相连,并共同连接?#20102;?#36848;信号输出端,所述第三晶体管的第二极与所述第四晶体管的第二极相连,并共同连接?#20102;?#36848;电平信号输入端,所述第三晶体管的第三极与所述第四晶体管的第三极相连,并共同连接?#20102;?#36848;第二电源输入端;
所述第四晶体管的第一极与所述第二晶体管的第三极相连,并共同连接?#20102;?#36848;第一电容的第一端,所述第四晶体管的第二极与所述第三晶体管的第二极相连,并共同连接?#20102;?#36848;电平信号输入端,所述第四晶体管的第三极与所述第三晶体管的第三极相连,并共同连接?#20102;?#36848;第二电源输入端。

11.  根据权利要求9所述的反相电路,其特征在于,
所述第一晶体管的第一极与所述第二晶体管的第一极相连,并共同连接?#20102;?#36848;第一电源输入端,所述第一晶体管的第二极与所述第二晶体管的第三极及所述第四晶体管的第一极相连,并共同连接?#20102;?#36848;第一电容的第一端,所述第一晶体管的第三极与所述第三晶体管的第一极及所述第一电容的第二端相连,并共同连接?#20102;?#36848;信号输出端;
所述第二晶体管的第一极与所述第一晶体管的第一极相连,并共同连接?#20102;?#36848;第一电源输入端,所述第二晶体管的第二极与所述时?#26377;?#21495;输入端相连,所述第二晶体管的第三极与所述第一晶体管的第二极及所述第四晶体管的第一极相连,并共同连接?#20102;?#36848;第一电容的第一端;
所述第三晶体管的第一极与所述第一晶体管的第三极及所述第一电容的第二端相连,并共同连接?#20102;?#36848;信号输出端,所述第三晶体管的第二极与所述第四晶体管的第二极相连,并共同连接?#20102;?#36848;电平信号输入端,所述第三晶体管的第三极与所述第四晶体管的第三极相连,并共同连接?#20102;?#36848;第二电源输入端;
所述第四晶体管的第一极与所述第二晶体管的第二极相连,并共同连接?#20102;?#36848;时?#26377;?#21495;输入端,所述第四晶体管的第二极与所述第三晶体管的第二极相连,并共同连接至电平信号输入端,所述第四晶体管的第三极与所述第一晶体管的第二极及所述第二晶体管的第三极相连,并共同连接?#20102;?#36848;第一电容的第一端。

12.  根据权利要求10或11所述的反相电路,其特征在于,所述反相电路还包括第二电容,所述第二电容的第一端与所述第三晶体管的第三极相连,并共同连接?#20102;?#36848;第二电源输入端,所述第二电容的第二端连接?#20102;?#36848;信号输出端。

13.  根据权利要求10或11所述的反相电路,其特征在于,所述反相电路还包括第五晶体管,所述第五晶体管的第一极与所述第三晶体管的第二极及所述第四晶体管的第二极相连,并共同连接?#20102;?#36848;电平信号输入端,所述第五晶体管的第二极与所述第二晶体管的第二极相连,并共同连接?#20102;?#36848;时?#26377;?#21495;输入端,所述第五晶体管的第三极与所述第三晶体管的第三电极相连,并共同连接?#20102;?#36848;第二电源输入端。

14.  根据权利要求13所述的反相电路,其特征在于,所述反相电路还包括一第二电容,所述第二电容的第一端与所述第三晶体管的第三极及所述第五晶体管的第三极相连,并共同连接?#20102;?#36848;第二电源输入端,所述第二电容的第二端连接?#20102;?#36848;信号输出端。

15.  根据权利要求1所述的反相电路,其特征在于,所述第一电源输入端所述输入的电压范围为0V至10V,所述第二电源输入端所输入的电压范围为-5V至0V。

16.  根据权利要求3或9所述的反相电路,其特征在于,从所述电平信号输入端输入的电压范围为-5V至10V,从所述时?#26377;?#21495;输入端输入的电压范围为-5V至10V。

17.  一种显示面板,其特征在于,包括权利要求1所述的反相电路。

18.  一种如权利要求3所述的反相电路的驱动方法,其特征在于,
在第一时序T1阶段,所述电平信号输入端输入低电位信号,所述时?#26377;?#21495;输入端输入高电位信号,所述上拉单元打开,所述下拉单元关闭,即所述 第一晶体管和所述第二晶体管打开,所述第三晶体管和所述第四晶体管关闭,所述第一电源电压的高电位信号被分别传输?#20102;?#36848;第三晶体管的第二极和所述信号输出端,此时所述第三晶体管被完全关闭,输出?#23435;?#23450;输出高电平信号;
在第二时序T2阶段,所述电平信号输入端输入高电位信号,所述时?#26377;?#21495;输入端输入低电位信号,此时,所述上拉单元关闭,所述下拉单元打开,即所述第一晶体管和所述第二晶体管关闭,所述第三晶体管和所述第四晶体管打开,所述第二电源输入端输入的低电位信号经所述第四晶体管传输?#20102;?#36848;第三晶体管的第二极,所述第三晶体管随之打开,直?#20102;?#36848;第三晶体管的第二极的点电位为VSS+Vth时,所述第四晶体管关闭,由于所述第三晶体管的第一极连接所述第二电源输入端,所述信号输出端输出由高电位变为低电位。由于所述第一电容的存在,所述第三晶体管第二极的电位被进一步拉低,此时第三晶体管将能够完整的打开,因此所述第二电源输入端输入的低电位信号可以完整的输出?#20102;?#36848;信号输出端。
在第三时序T3阶段,所述第一晶体管、第二晶体管和第四晶体管全部关闭,此时由于所述第一电容的存在,所述第三晶体管的第二极一直保持上一时刻(第二时序T2阶段)的低电位,因此所述第三晶体管一直处于完全打开的状态,所述信号输出端能够将低电位信号一直传输出去;
在第四时序T4阶段,当所述时?#26377;?#21495;输入端再次输入低电位信号时,此时由于所述第三晶体管的第二极的电位很低,所述第四晶体管与所述第三晶体管的第二极连接的一端变为漏端,因此在接下来很长的一端时间里,所述第四晶体管均处于关闭状态,所述第三晶体管的第二极的电位由于所述第一电容的作用而保持在很低的电位上,所述第三晶体能够一直完全打开,最终在很长的时间里所述第三晶体管能够完整的将低电位信号传?#20102;?#36848;信号输出端。

19.  一种如权利要求9所述的反相电路的驱动方法,其特征在于,
在第一时序T1阶段,所述电平信号输入端输入高电位,所述时?#26377;?#21495;输入端输入低电位,所述下拉单元打开,所述上拉单元关闭,即所述第一晶体管和所述第二晶体管关闭,所述第三晶体管和所述第四晶体管开启。由于所 述第三晶体管和所述第四晶体管打开,所述第二电源电压的低电位信号被分别传输?#20102;?#36848;第一晶体管的第二极和所述信号输出端,此时所述第一晶体管被完全关闭,所述信号输出?#23435;?#23450;输出低电平信号;
在第二时序T2阶段,所述电平信号输入端输入低电位信号,所述时?#26377;?#21495;输入端输入高电位信号,此时,所述下拉单元关闭,所述上拉单元打开,即所述第一晶体管和所述第二晶体管开启,所述第三晶体管和所述第四晶体管关闭。由于所述第二晶体管打开,所述第一电源输入端输入的高电位信号经所述第二晶体管传输?#20102;?#36848;第一晶体管的第二极,所述第一晶体管随之打开,直?#20102;?#36848;第一晶体管的第二极电位为VDD-Vth时,所述第二晶体管关闭。由于所述第一晶体管的第一极连接所述第一电源输入端,所述信号输出端输出由低电位变为高电位。此时由于所述第一电容的存在,所述第一电容的第一端,即所述第一晶体管的第二极的电位VDD-Vth被进一步拉高,此时所述第一晶体管将能够完整的打开,因此所述第一电源输入端输入的高电位信号可以完整的输出?#20102;?#36848;信号输出端。
在第三时序T3阶段,所述第二晶体管、第三晶体管和第四晶体管全部关闭,此时由于所述第一电容的存在,所述第一晶体管的第二极一直保持上一时刻(第二时序T2阶段)很高的电位,因此所述第一晶体管一直处于完全打开的状态,即所述信号输出端能够将高电位一直传输出去;
在第四时序T4阶段,当所述时?#26377;?#21495;输入端再次输入高电位信号时,此时由于所述第一晶体管的第二极的电位很高,所述第二晶体管与所述第一晶体管的第二极连接的一端变为源端,因此在接下来很长的一端时间里,所述第二晶体管均处于关闭状态,所述第一晶体管的第二极电位由于所述第一电容的存在而保持在很高的电位上,所述第一晶体管能够一直完全打开,最终在很长的时间里所述第一晶体管能够完整的将高电位信号传?#20102;?#36848;信号输出端,直到下一个有效输入到来。

说明书

说明书一种OLED反相电路和显示面板
技术领域
本发明涉及OLED显示技术领域,特别涉及一种OLED反相电路和显示面板。 
背景技术
近年来,在显示图像的显示装置领域,已经开发了使用电流驱动型(其发光亮度根据流过的电流的值而改变)的光学器件,例如,有机电?#36335;?#20809;器件(OLED)作为像素的发光器件的显示装置。与液晶器件等不同,OLED是自发光器件,在使用OLED的显示装置中,通过控制在OLED?#26800;?#30005;流值来实现着色的分级。 
如同液晶显示器,OLED显示装置?#26800;?#39537;动?#20302;常?#23384;在无源矩阵?#20302;?#21644;有源矩阵?#20302;场?#21069;者在结构上简单,但是具有诸如难以实现大的和高分辨率的显示装置之类地缺点,因此,有源矩阵?#20302;?#30340;开发是活?#38236;模?#22312;有源矩阵?#20302;持校?#36890;过驱动晶体管来控制为每个像素布置的发光器件?#26800;?#30005;流。 
目前,在有源矩阵有机发光显示面板(AMOLED,Active Matrix Organic Light Emitting Diode)设?#28006;校?#23588;其是大尺寸基板设?#28006;校?#30001;于面板薄膜场效应晶体管(TFT,Thin Film Transistor)在制备工艺过程?#26800;?#19981;均性以及不稳定性的问题,造成OLED电流的不均匀性。为了弥补由于背板生产过程中造成的TFT不均匀?#36816;?#23548;致阈值电压漂移(Vth Shift),以及长时间开启偏压造成的TFT稳定性下降的缺陷,需要进行补偿电路设计。现有技术使用单一P型晶体管(Pure PMOS)驱动电路,其输出的有效电位为低电位,但是在做节点初始化、阈值侦测以及数据输入的过程中,需要将OLED器件关闭,但是Pure PMOS因为使用单一的PMOS,其在栅极低电压的情况下是打开,而在栅极高电压的情况下关闭,而Pure PMOS驱动电路,一般输出的有效电平都是低电平,所以需要Pure PMOS驱动电路输出的信号进行翻转以使得OLED器件关闭,现有技术中使用发光控制(EMIT)驱动电路实现信号翻转。 
为了实现低电位到高电位的翻转,现有技术中提出了一种反相器,其结构如图1a所示,包括一个N型TFT和一个P型TFT,其中,P型TFT的栅 极与N型TFT的栅极连接,并共同连接至输入端IN,P型TFT的源极与高电压信号(VGH)连接,N型TFT的漏极与低电压信号(VGL)连接,P型TFT的漏极与N型TFT的源极相连,并共同连接至输出端(OUT连接)。图1b为图1a所示电路的控制时序图,结合图1b可知,当IN为高电位时,P型TFT截止,N型TFT导通,此时OUT输出为一低电压信号;当IN为低电位时,P型TFT导通,N型TFT截止,此时OUT输出为一高电压信号。此种PMOS反相器的缺点在于,既有P型TFT又有N型TFT,因此其制成相对复杂,相比较与纯P型反相器或纯N型反相器,其制造成本很高。 
为了实现低电位到高电位的翻转,现有技术中?#22266;?#20986;了一种反相器,其结构如图2a所示,包括两个P型TFT,其中,第一TFT的栅极与输入端IN连接,源极与高电压信号(VGH)连接,漏极与输出端(OUT连接),第二TFT的栅极和漏极与低电压信号(VGL)连接,源极与OUT连?#21360;?#22270;2b为图2a所示电路的控制时序图,结合图2b可知,当IN为高电位时,第一TFT截止,而由于第二TFT为Diode连接方式(第二TFT栅极和漏极均与低电压信号VGL连接),因此,OUT输出为低电位,该低电位比VGL高出Vth;当IN为低电位时,第一TFT和第二TFT均导通,因此,OUT输出为高电位。但是上述电路中,OUT同时与VGH,VGL连接,如果TFT的开/关是完全的,那么OUT只会连接到VGH或者VGL,OUT输出电压一定是以VGH作为高电压,VGL作为低电压的,但是上述电?#21453;?#22312;两个TFT同时导通的问题,因为分压的作用,OUT输出电压为其两者的中间电位,也就是输出时的高低电位处于这两者中间,这将造成高低电位?#36824;唬?#30005;源持续供电,增加了功耗,同时,输出的电位?#36824;?输入-5V~10V,输出-4.43~5.07V),无法有效控制像素?#26800;腡FT,使得补偿电路无法有效的工作。 
发明内容
鉴于现有技术存在的不足,本发明提供了一种OLED反相电路和显示面板,相较于传统CMOS反相器构成的反相电路而言本发明的优势为:?#26723;?#20102;制造成本,相较于传统纯PMOS反相器构成的反相电路而言,本发明的优势为:能够?#26723;?#36755;出信号反相过程中电?#21453;?#36755;信号的丢失,保证输出电位满足像素控制需求,同时,因避免了传统纯PMOS反相器中下拉单元持续工作, 取而代之的是上拉单元与下拉单元交替工作,故延迟?#21496;?#20307;管的寿命,并?#26723;?#30340;功耗。 
为了实现上述目的,本发明的实施例提出如下技术方案: 
一种反相电路,用于有源矩阵有机发光显示面板中,其特征在于,所述反相电路包括: 
上拉单元,具有第一电源输入端、第一端、第二端和第三端,所述第一电源输入?#31169;?#25910;第一电源电压,所述第一?#31169;?#25910;第一控制信号,所述第三端与信号输出端电连接并输出第一电平信号; 
下拉单元,具有第二电源输入端、第四端、第五端和第六端,所述第四端电连接于所述上拉单元第二端,所述第二电源输入?#31169;?#25910;第二电源电压,所述第五?#31169;?#25910;第二控制信号,所述第六端与所述信号输出端电连接并输出第二电平信号; 
第一电容,所述第一电容的第一端与所述上拉单元第二端和所述下拉单元第四端电连接,所述第一电容的第二端与所述上拉单元第三端和所述下拉单元第六端电连?#21360;?nbsp;
附图说明
为了更清楚地说明本发明实施例?#26800;?#25216;术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述?#26800;?#38468;图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。 
图1a是现有技术提供的CMOS反相电路结构图; 
图1b是与图1a中所提CMOS反相电路相对应的控制时序图; 
图2a是现有技术提供的纯PMOS反相电路结构图; 
图2b是与图2a中所提纯PMOS反相电路相对应的控制时序图; 
图3a是本发明实施例所提反相电路的电路结构图; 
图3b是与图3a中所提反相电路相对应的控制时序图; 
图3c至图3e是本发明实施例所提反相电路的另一种电路结构图; 
图4a是本发明实施例所提反相电路的电路结构图; 
图4b是与图4a中所提反相电路相对应的控制时序图; 
图4c至图4e是本发明实施例所提反相电路的另一种电路结构图; 
图5a是本发明实施例所提反相电路的结构图; 
图5b是与图5a中所提反相电路相对应的控制时序图; 
图5c至图5e是本发明实施例所提反相电路的另一种电路结构图; 
图6a是本发明实施例所提反相电路的电路结构图; 
图6b是与图6a中所提反相电路相对应的控制时序图; 
图6c至图6e是本发明实施例所提反相电路的另一种电路结构图; 
具体实施方式
下面将结合本发明实施例?#26800;?#38468;图,对本发明实施例?#26800;?#25216;术方?#38468;?#34892;清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明?#26800;?#23454;施例,本领域普通技术人员在没有作出创造性劳动前提?#28388;?#33719;得的所有其他实施例,都属于本发明保护的范围。 
如图3a所示为本发明实施例提供的一种反相电路结构图,包括:第一晶体管M1,第二晶体管M2,第三晶体管M3,第四晶体管M4和第一电容C1,以上所述晶体管全部为P型晶体管。 
其中,所述第一晶体管M1的第一极与所述第一电容C1的第二端及所述第三晶体管M3的第三极相连并共同连接?#21015;?#21495;输出端Vout,所述第一晶体管M1的第二极与所述第二晶体管M2的第二极相连,并共同连接至电平信号输入端Vin,所述第一晶体管M1的第三极与所述第二晶体管M2的第三极相连,并共同连接至第一电源输入端VDD; 
所述第二晶体管M2的第一极与所述第三晶体管M3的第二极及所述第四晶体管M4的第三极相连,三者的交点为N1结点,并共同连接?#20102;?#36848;第一电容C1的第一端,所述第二晶体管M2的第二极与所述第一晶体管M1的第二极相连,并共同连接?#20102;?#36848;电平信号输入端Vin,所述第二晶体管M2的第三极与所述第一晶体管M1的第三极相连,并共同连接至第一电源输入端VDD; 
所述第三晶体管M3的第一极与所述第四晶体管M4的第一极相连,并共同连接至第二电源输入端VSS,所述第三晶体管M3的第二极与所述第四晶体管M4的第三极相连,并共同连接?#20102;?#36848;第一电容C1的第一端,三者的交点为所述N1结点,所述第三晶体管M3的第三极与所述第一晶体管M1的第 一极及所述第一电容C1的第二端相连,并共同连接?#20102;?#36848;信号输出端Vout; 
所述第四晶体管M4的第一极与所述第三晶体管M3的第一极相连,并共同连接?#20102;?#36848;第二电源输入端VSS,所述第四晶体管M4的第二极与时?#26377;?#21495;输入端相连CLK,所述第四晶体管M4的第三极与所述第三晶体管M3的第二极相连,三者的交点为所述N1结点,并共同连接?#20102;?#36848;第一电容C1的第一端。 
如图3b所示为图3a所示反相电路的时序控制图,其中: 
在第一时序T1阶段,所述电平信号输入端Vin输入低电位,时?#26377;?#21495;输入端CLK输入高电位,此时,所述上拉单元开启,所述下拉单元关闭,即第一晶体管M1和第二晶体管M2打开,第三晶体管M3和第四晶体管M4关闭。由于所述第一晶体管M1和所述第二晶体管M2打开,所述第一电源电压VDD的高电位信号被分别传输?#20102;?#36848;N1结点和所述信号输出端Vout,此时M3管被完全关闭,输出?#23435;?#23450;输出高电平; 
在第二时序T2阶段,电平信号输入端Vin输入高电位,时?#26377;?#21495;输入端CLK输入低电位,此时,所述上拉单元关闭,所述下拉单元打开,即第一晶体管M1和第二晶体管M2关闭,第三晶体管M3和第四晶体管M4打开。由于第四晶体管M4打开,所述第二电源输入端VSS输入的低电位从所述第四晶体管M4传输?#20102;?#36848;N1结点,所述第三晶体管M3随之打开,直至N1点电位为VSS+Vth时,M4管关闭,由于所述第三晶体管的第一极连接所述第二电源输入端VSS,所述信号输出端Vout输出由高电位变为低电位。此时由于所述第一电容的耦合作用,所述第一电容C1的第二端,即所述N1结点的电位VSS被进一步拉低,此时第三晶体管M3将能够完整的打开,因此所述第二电源输入端VSS输入的低电位信号可以完整的输出?#20102;?#36848;信号输出端Vout。 
在第三时序T3阶段,即CLK和Vin均为高电位时,M1、M2、M4管全部关闭,此时由于电容C1的存在,N1节点一直保持上一时刻(第二时序T2阶段)很低的电位,因此M3管一直处于完全打开的状态,即输出端Vout能够将低电位VSS一直传输出去; 
在第四时序T4阶段,当CLK再次为低电位时,此时由于N1节点的电位 很低,M4管与N1节点连接的一端变为漏端,因此在接下来很长的一端时间里,M4管均处于关闭状态,N1节点电位由于C1的作用而保持在很低的电位上,M3能够一直完全打开,最终在很长的时间里M3能够完整的将Vss传?#21015;?#21495;输出端Vout。 
在本实施例中,所述反相电路还可以包含一个第二电容C2,如图3c所示,所述第二电容C2的第一端与所述第一晶体管M1的第三极相连,并共同连接?#20102;?#36848;第一电源输入端VDD,所述第二电容C2的第二端连接?#20102;?#36848;信号输出端Vout,其驱动时序方?#25509;?#21407;来相同,如图3b所示。增加所述第二电容C2的好处在于,可以在很长的时间里,保持Vout为低电位的稳定输出,而不受到其他因素的影响。 
在本实施例中,所述反相电路还包括第五晶体管M5,如图3d所示,所述第五晶体管M5的第一极与所述第一晶体管M1的第二极及所述第二晶体管M2的第二极相连,并共同连接?#20102;?#36848;电平信号输入端Vin,所述第五晶体管M5的第二极与所述第四晶体管M4的第二极相连,并共同连接?#20102;?#36848;时?#26377;?#21495;输入端CLK,所述第五晶体管M5的第三极与所述第一晶体管M1的第三极相连,并共同连接?#20102;?#36848;第一电源输入端VDD,其驱动时序方?#25509;?#21407;来相同,如图3b所示。增加所述第五晶体管M5的好处在于,当CLK为低电位时,能够将VDD传输?#20102;?#36848;第一晶体管M1的第二极,从而使所述第一晶体管M1完全关闭,这样可以避免输入线上的一些不?#23478;?#32032;,进而导?#28388;?#36848;第一晶体管M1不能够完全关闭,而影响低电平的输出。 
在本实施例中,所述反相电路既可以同时包括所述第二电容C2和所述第五晶体管M5,如图3e所示,所述第二电容C2和所述第五晶体管M5的连接方?#25509;?#21069;述相同,其驱动时序方?#25509;?#21407;来相同,如图3b所示。 
如图4a所示为本发明实施例提供的一种反相电路结构图,包括:第一晶体管M1,第二晶体管M2,第三晶体管M3,第四晶体管M4和第一电容C1,以上所述晶体管全部为P型晶体管。 
其中,所述第一晶体管M1的第一极与所述第一电容C1的第二端及所述第三晶体管M3的第三极相连并共同连接?#21015;?#21495;输出端Vout,所述第一晶体管M1的第二极与所述第二晶体管M2的第二极相连,并共同连接至电平信号 输入端Vin,所述第一晶体管M1的第三极与所述第二晶体管M2的第三极相连,并共同连接至第一电源输入端VDD; 
所述第二晶体管M2的第一极与所述第四晶体管M4的第二极相连,并共同连接?#20102;?#36848;时?#26377;?#21495;输入端CLK,所述第二晶体管M2的第二极与所述第一晶体管M1的第二极相连,并共同连接至电平信号输入端Vin,所述第二晶体管M2的第三极与所述第三晶体管M3的第二极及所述第四晶体管M4的第三极相连,三者的交点为所述N1结点,并共同连接?#20102;?#36848;第一电容C1的第一端。 
所述第三晶体管M3的第一极与所述第四晶体管M4的第一极相连,并共同连接至第二电源输入端VSS,所述第三晶体管M3的第二极与所述第四晶体管M4的第三极相连,三者的交点为所述N1结点,并共同连接?#20102;?#36848;第一电容C1的第一端,所述第三晶体管M3的第三极与所述第一晶体管M1的第一极及所述第一电容C1的第二端相连,并共同连接?#20102;?#36848;信号输出端Vout; 
所述第四晶体管M4的第一极与所述第三晶体管M3的第一极相连,并共同连接?#20102;?#36848;第二电源输入端VSS,所述第四晶体管M4的第二极与所述第二晶体管M2的第一极相连,并共同连接?#20102;?#36848;时?#26377;?#21495;输入端CLK,所述第四晶体管M4的第三极与所述第三晶体管M3的第二极及所述第二晶体管M2的第三极相连,三者的交点为所述N1结点,并共同连接?#20102;?#36848;第一电容C1的第一端。 
如图4b所示为图4a所示反相电路的时序控制图,其中: 
在第一时序T1阶段,所述电平信号输入端Vin输入低电位,时?#26377;?#21495;输入端CLK输入高电位,此时,所述上拉单元开启,所述下拉单元关闭,即第一晶体管M1和第二晶体管M2打开,第三晶体管M3和第四晶体管M4关闭。由于所述第一晶体管M1和所述第二晶体管M2打开,所述第一电源电压VDD的高电位信号被分别传输?#20102;?#36848;N1结点和所述信号输出端Vout,此时M3管被完全关闭,输出?#23435;?#23450;输出高电平; 
在第二时序T2阶段,电平信号输入端Vin输入高电位,时?#26377;?#21495;输入端CLK输入低电位,此时,所述上拉单元关闭,所述下拉单元打开,即第一晶体管M1和第二晶体管M2关闭,第三晶体管M3和第四晶体管M4打开。由 于第四晶体管M4打开,所述第二电源输入端VSS输入的低电位从所述第四晶体管M4传输?#20102;?#36848;N1结点,所述第三晶体管M3随之打开,直至N1点电位为VSS+Vth时,M4管关闭,由于所述第三晶体管的第一极连接所述第二电源输入端VSS,所述信号输出端Vout输出由高电位变为低电位。此时由于所述第一电容的耦合作用,所述第一电容C1的第二端,即所述N1结点的电位VSS被进一步拉低,此时第三晶体管M3将能够完整的打开,因此所述第二电源输入端VSS输入的低电位信号可以完整的输出?#20102;?#36848;信号输出端Vout。 
在第三时序T3阶段,即CLK和Vin均为高电位时,M1、M2、M4管全部关闭,此时由于电容C1的存在,N1节点一直保持上一时刻(第二时序T2阶段)很低的电位,因此M3管一直处于完全打开的状态,即输出端Vout能够将低电位VSS一直传输出去; 
在第四时序T4阶段,当CLK再次为低电位时,此时由于N1节点的电位很低,M4管与N1节点连接的一端变为漏端,因此在接下来很长的一端时间里,M4管均处于关闭状态,N1节点电位由于C1的作用而保持在很低的电位上,M3能够一直完全打开,最终在很长的时间里M3能够完整的将Vss传至输出端。 
在本实施例中,所述反相电路还可以包含一个第二电容C2,如图4c所示,所述第二电容C2的第一端与所述第一晶体管M1的第三极相连,并共同连接?#20102;?#36848;第一电源输入端VDD,所述第二电容C2的第二端连接?#20102;?#36848;信号输出端Vout,其驱动时序方?#25509;?#21407;来相同,如图4b所示。增加所述第二电容C2的好处在于,可以在很长的时间里,保持Vout为低电位的稳定输出,而不受到其他因素的影响。 
在本实施例中,所述反相电路还包括第五晶体管M5,如图4d所示,所述第五晶体管M5的第一极与所述第一晶体管M1的第二极及所述第二晶体管M2的第二极相连,并共同连接?#20102;?#36848;电平信号输入端Vin,所述第五晶体管M5的第二极与所述第四晶体管M4的第二极相连,并共同连接?#20102;?#36848;时?#26377;?#21495;输入端CLK,所述第五晶体管M5的第三极与所述第一晶体管M1的第三极相连,并共同连接?#20102;?#36848;第一电源输入端VDD,其驱动时序方?#25509;?#21407;来相 同,如图4b所示。增加所述第五晶体管M5的好处在于,当CLK为低电位时,能够将VDD传输?#20102;?#36848;第一晶体管M1的第二极,从而使所述第一晶体管M1完全关闭,这样可以避免输入线上的一些不?#23478;?#32032;,进而导?#28388;?#36848;第一晶体管M1不能够完全关闭,而影响低电平的输出。 
在本实施例中,所述反相电路既可以同时包括所述第二电容C2和所述第五晶体管M5,如图4e所示,所述第二电容C2和所述第五晶体管M5的连接方?#25509;?#21069;述相同,其驱动时序方?#25509;?#21407;来相同,如图4b所示。 
如图5a所示为本发明实施例提供的一种反相电路结构图,包括:第一晶体管M1,第二晶体管M2,第三晶体管M3,第四晶体管M4和第一电容C1,以上所述晶体管全部为N型晶体管。 
其中,所述第一晶体管M1的第一极与所述第二晶体管M2的第一极相连,并共同连接?#20102;?#36848;第一电源输入端Vin,所述第一晶体管M1的第二极与所述第二晶体管M2的第三极及所述第四晶体管M4的第一极相连,三者的交点为N1结点,并共同连接?#20102;?#36848;第一电容C1的第一端,所述第一晶体管M1的第三极与所述第三晶体管M3的第一极及所述第一电容C1的第二端相连,并共同连接?#20102;?#36848;信号输出端Vout; 
所述第二晶体管M2的第一极与所述第一晶体管M1的第一极相连,并共同连接?#20102;?#36848;第一电源输入端Vin,所述第二晶体管M2的第二极与所述时?#26377;?#21495;输入端相连CLK,所述第二晶体管M2的第三极与所述第一晶体管M1的第二极及所述第四晶体管M4的第一极相连,三者的交点为所述N1结点,并共同连接?#20102;?#36848;第一电容C1的第一端; 
所述第三晶体管M3的第一极与所述第一晶体管M1的第三极及所述第一电容C1的第二端相连,并共同连接?#20102;?#36848;信号输出端Vout,所述第三晶体管M3的第二极与所述第四晶体管M4的第二极相连,并共同连接?#20102;?#36848;电平信号输入端Vin,所述第三晶体管M3的第三极与所述第四晶体管M4的第三极相连,并共同连接?#20102;?#36848;第二电源输入端VSS; 
所述第四晶体管M4的第一极与所述第二晶体管M2的第三极及所述第一晶体管M1的所述第二极相连,三者的交点为所述N1结点,并共同连接?#20102;?#36848;第一电容C1的第一端,所述第四晶体管M4的第二极与所述第三晶体管 M3的第二极相连,并共同连接?#20102;?#36848;电平信号输入端Vin,所述第四晶体管M4的第三极与所述第三晶体管M3的第三极相连,并共同连接?#20102;?#36848;第二电源输入端VSS。如图5b所示为图5a所示反相电路的时序控制图,其中: 
在第一时序T1阶段,所述电平信号输入端Vin输入高电位,时?#26377;?#21495;输入端CLK输入低电位,此时,所述下拉单元开启,所述上拉单元关闭,即第一晶体管M1和第二晶体管M2关闭,第三晶体管M3和第四晶体管M4开启。由于所述第三晶体管M3和所述第四晶体管M4打开,所述第二电源电压VSS的低电位信号被分别传输?#20102;?#36848;N1结点和所述信号输出端Vout,此时M1管被完全关闭,输出?#23435;?#23450;输出低电平; 
在第二时序T2阶段,电平信号输入端Vin输入低电位,时?#26377;?#21495;输入端CLK输入高电位,此时,所述下拉单元关闭,所述上拉单元打开,即第一晶体管M1和第二晶体管M2开启,第三晶体管M3和第四晶体管M4关闭。由于第二晶体管M2打开,所述第一电源输入端VDD输入的高电位从所述第二晶体管M2传输?#20102;?#36848;N1结点,,所述第一晶体管M1随之打开,直至N1点电位为VDD-Vth时,M2管关闭由于所述第一晶体管的第一极连接所述第一电源输入端VDD,所述信号输出端Vout输出由低电位变为高电位。此时由于所述第一电容的耦合作用,所述第一电容C1的第一端,即所述N1结点的电位VDD-Vth被进一步拉高,此时第一晶体管M1将能够完整的打开,因此所述第一电源输入端VDD输入的高电位信号可以完整的输出?#20102;?#36848;信号输出端Vout。 
在第三时序T3阶段,即CLK和VIN均为低电位时,M3、M2、M4管全部关闭,此时由于电容C1的存在,N1节点一直保持上一时刻(第二时序T2阶段)很高的电位,因此M1管一直处于完全打开的状态,即输出端Vout能够将高电位VDD一直传输出去; 
在第四时序T4阶段,当CLK再次为高电位时,此时由于N1节点的电位很高,M2管与N1节点连接的一端变为源端,因此在接下来很长的一端时间里,M2管均处于关闭状态,N1节点电位由C1保持在很高的电位上,M1能够一直完全打开,最终在很长的时间里M1能够完整的将VDD传至输出端,直到下一个有效输入Vin到来。 
在本实施例中,所述反相电路还可以包含一个第二电容C2,如图5c所示,所述第二电容C2的第一端与所述第三晶体管M3的第三极相连,并共同连接?#20102;?#36848;第二电源输入端VSS,所述第二电容C2的第二端连接?#20102;?#36848;信号输出端Vout,其驱动时序方?#25509;?#21407;来相同,如图5b所示。增加所述第二电容C2的好处在于,可以在很长的时间里,保持Vout为高电位的稳定输出,而不受到其他因素的影响。 
在本实施例中,所述反相电路还包括第五晶体管M5,如图5d所示,所述第五晶体管M5的第一极与所述第三晶体管M3的第二极及所述第四晶体管M4的第二极相连,并共同连接?#20102;?#36848;电平信号输入端Vin,所述第五晶体管M5的第二极与所述第二晶体管M2的第二极相连,并共同连接?#20102;?#36848;时?#26377;?#21495;输入端CLK,所述第五晶体管M5的第三极与所述第三晶体管M3的第三极相连,并共同连接?#20102;?#36848;第二电源输入端VSS,其驱动时序方?#25509;?#21407;来相同,如图5b所示。增加所述第五晶体管M5的好处在于,当CLK为高电位时,能够将VSS传输?#20102;?#36848;第三晶体管M3的第二极,从而使所述第三晶体管M3完全关闭,这样可以避免输入线上的一些不?#23478;?#32032;,进而导?#28388;?#36848;第三晶体管M3不能够完全关闭,而影响高电平的输出。 
在本实施例中,所述反相电路既可以同时包括所述第二电容C2和所述第五晶体管M5,如图5e所示,所述第二电容C2和所述第五晶体管M5的连接方?#25509;?#21069;述相同,其驱动时序方?#25509;?#21407;来相同,如图5b所示。 
如图6a所示为本发明实施例提供的一种反相电路结构图,包括:第一晶体管M1,第二晶体管M2,第三晶体管M3,第四晶体管M4和第一电容C1,以上所述晶体管全部为N型晶体管。 
其中,所述第一晶体管M1的第一极与所述第二晶体管M2的第一极相连,并共同连接?#20102;?#36848;第一电源输入端Vin,所述第一晶体管M1的第二极与所述第二晶体管M2的第三极及所述第四晶体管M4的第一极相连,三者的交点为N1结点,并共同连接?#20102;?#36848;第一电容C1的第一端,所述第一晶体管M1的第三极与所述第三晶体管M3的第一极及所述第一电容C1的第二端相连,并共同连接?#20102;?#36848;信号输出端Vout; 
所述第二晶体管M2的第一极与所述第一晶体管M1的第一极相连,并共 同连接?#20102;?#36848;第一电源输入端Vin,所述第二晶体管M2的第二极与所述时?#26377;?#21495;输入端相连CLK,所述第二晶体管M2的第三极与所述第一晶体管M1的第二极及所述第四晶体管M4的第一极相连,三者的交点为所述N1结点,并共同连接?#20102;?#36848;第一电容C1的第一端; 
所述第三晶体管M3的第一极与所述第一晶体管M1的第三极及所述第一电容C1的第二端相连,并共同连接?#20102;?#36848;信号输出端Vout,所述第三晶体管M3的第二极与所述第四晶体管M4的第二极相连,并共同连接?#20102;?#36848;电平信号输入端Vin,所述第三晶体管M3的第三极与所述第四晶体管M4的第三极相连,并共同连接?#20102;?#36848;第二电源输入端VSS;所述第四晶体管M4的第一极与所述第二晶体管M2的第二极相连,并共同连接?#20102;?#36848;时?#26377;?#21495;输入端CLK,所述第四晶体管M4的第二极与所述第三晶体管M3的第二极相连,并共同连接至电平信号输入端Vin,所述第四晶体管M4的第三极与所述第一晶体管M1的第二极及所述第二晶体管M2的第三极相连,三者相交于所述N1结点,并共同连接?#20102;?#36848;第一电容的第一端。 
如图6b所示为图6a所示反相电路的时序控制图,其中: 
在第一时序T1阶段,所述电平信号输入端Vin输入高电位,时?#26377;?#21495;输入端CLK输入低电位,此时,所述下拉单元开启,所述上拉单元关闭,即第一晶体管M1和第二晶体管M2关闭,第三晶体管M3和第四晶体管M4开启。由于所述第三晶体管M3和所述第四晶体管M4打开,所述第二电源电压VSS的低电位信号被分别传输?#20102;?#36848;N1结点和所述信号输出端Vout,此时M1管被完全关闭,输出?#23435;?#23450;输出低电平; 
在第二时序T2阶段,电平信号输入端Vin输入低电位,时?#26377;?#21495;输入端CLK输入高电位,此时,所述下拉单元关闭,所述上拉单元打开,即第一晶体管M1和第二晶体管M2开启,第三晶体管M3和第四晶体管M4关闭。由于第二晶体管M2打开,所述第一电源输入端VDD输入的高电位从所述第二晶体管M2传输?#20102;?#36848;N1结点,,所述第一晶体管M1随之打开,直至N1点电位为VDD-Vth时,M2管关闭由于所述第一晶体管的第一极连接所述第一电源输入端VDD,所述信号输出端Vout输出由低电位变为高电位。此时由于所述第一电容的耦合作用,所述第一电容C1的第一端,即所述N1结点的电 位VDD-Vth被进一步拉高,此时第一晶体管M1将能够完整的打开,因此所述第一电源输入端VDD输入的高电位信号可以完整的输出?#20102;?#36848;信号输出端Vout。 
在第三时序T3阶段,即CLK和VIN均为低电位时,M3、M2、M4管全部关闭,此时由于电容C1的存在,N1节点一直保持上一时刻(第二时序T2阶段)很高的电位,因此M1管一直处于完全打开的状态,即输出端Vout能够将高电位VDD一直传输出去; 
在第四时序T4阶段,当CLK再次为高电位时,此时由于N1节点的电位很高,M2管与N1节点连接的一端变为源端,因此在接下来很长的一端时间里,M2管均处于关闭状态,N1节点电位由C1保持在很高的电位上,M1能够一直完全打开,最终在很长的时间里M1能够完整的将VDD传至输出端,直到下一个有效输入Vin到来。 
在本实施例中,所述反相电路还可以包含一个第二电容C2,如图6c所示,所述第二电容C2的第一端与所述第三晶体管M3的第三极相连,并共同连接?#20102;?#36848;第二电源输入端VSS,所述第二电容C2的第二端连接?#20102;?#36848;信号输出端Vout,其驱动时序方?#25509;?#21407;来相同,如图6b所示。增加所述第二电容C2的好处在于,可以在很长的时间里,保持Vout为高电位的稳定输出,而不受到其他因素的影响。 
在本实施例中,所述反相电路还包括第五晶体管M5,如图6d所示,所述第五晶体管M5的第一极与所述第三晶体管M3的第二极及所述第四晶体管M4的第二极相连,并共同连接?#20102;?#36848;电平信号输入端Vin,所述第五晶体管M5的第二极与所述第二晶体管M2的第二极相连,并共同连接?#20102;?#36848;时?#26377;?#21495;输入端CLK,所述第五晶体管M5的第三极与所述第三晶体管M3的第三极相连,并共同连接?#20102;?#36848;第二电源输入端VSS,其驱动时序方?#25509;?#21407;来相同,如图6b所示。增加所述第五晶体管M5的好处在于,当CLK为高电位时,能够将VSS传输?#20102;?#36848;第三晶体管M3的第二极,从而使所述第三晶体管M3完全关闭,这样可以避免输入线上的一些不?#23478;?#32032;,进而导?#28388;?#36848;第三晶体管M3不能够完全关闭,而影响高电平的输出。 
在本实施例中,所述反相电路既可以同时包括所述第二电容C2和所述第 五晶体管M5,如图6e所示,所述第二电容C2和所述第五晶体管M5的连接方?#25509;?#21069;述相同,其驱动时序方?#25509;?#21407;来相同,如图6b所示。 
以上对本发明实施例所提供的反相电路的电路结构及其驱动方法进行了详?#38468;?#32461;,本文中应用?#21496;?#20307;个例对本发明的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本发明的方法及其核心思想;同时,对于本领域的一般技术人?#20445;?#20381;据本发明的思想,在具体实施方式及应用范围上均会有改变之处,综上所述,本说明书内容不应理解为对本发明的限制。 

关于本文
本文标题:一种OLED反相电路和显示面板.pdf
链接地址:http://www.pqiex.tw/p-6124600.html
关于我们 - 网站声明 - 网站地图 - 资源地图 - 友情链接 - 网站客服 - 联系我们

[email protected] 2017-2018 zhuanlichaxun.net网站版权所有
经营许可证编号:粤ICP备17046363号-1 
 


收起
展开
平码五不中公式规律 qq捕鱼达人3d怎么开挂 福利彩票三个红球多少钱 手机真人捕鱼 欢乐二人麻将免费下载 广东快乐十分计划软件下载 捕鱼达人单机版全免费 重庆时时最新开奖号码 248app注册 多少级5开赚钱 山西快乐十分选号技巧